感测放大器510的晶体管516的第一端。晶体管502、504的控制端彼此相连接，并接收第二致能信号REB。
[0140]因此，当第一镜射电流I3小于第二镜射电流I4时，逻辑信号RO的电位会上升得比逻辑信号ROB的电位快，且逻辑信号RO的电位和逻辑信号ROB的电位会被分别闩锁在“VDD”与“O”。而当第一镜射电流I3大于第二镜射电流I4时，逻辑信号ROB的电位上升得比逻辑信号RO的电位快，且逻辑信号ROB的电位和逻辑信号RO的电位会被分别闩锁在“VDD”与 “O，，。
[0141]而当感测放大器闩锁电路500在位元线BL所看到的阻抗大于在参考位元线BLkef所看到的阻抗时，位元线BL的电位将高于参考位元线BLkef的电位，且感测电流I1会小于感测电流I2而导致第一镜射电流I3小于第二镜射电流14，因而促使逻辑信号RO的电位被闩锁在“VDD”。反的，当感测放大器闩锁电路500在位元线BL所看到的阻抗小于在参考位元线BLkef所看到的阻抗时，位元线BL的电位将低于参考位元线BLkef的电位，且感测电流I1将会大于感测电流I2而导致第一镜射电流I3大于第二镜射电流14，因而促使逻辑信号RO的电位被闩锁在“O”。
[0142]此外，感测放大器闩锁电路500中的二连通开关对皆由第二致能信号REB所控制。因此，当第一致能信号RE为低电平且第二致能信号REB为高电平时，二连通开关对的晶体管503、504被关闭而呈现断路，闩锁器520无法连通至感测放大器510 (即，感测放大器510与闩锁器520去耦合)，且二连通开关对的晶体管501、502被导通，故逻辑信号RO与逻辑信号ROB的电位皆被预设为“O”。
[0143]当第一致能信号RE的电位从低电平转态为高电平时，二连通开关对的晶体管501、502被关闭而呈现断路且二连通开关对的晶体管503、504被导通，故闩锁器520可经由二连通开关对的晶体管503、504稱合到感测放大器510。此外，円锁器520可依据第一镜射电流I3是否低于第二镜射电流I4来进行前述的闩锁功能，以促使逻辑信号RO的电位被闩锁在高电平或低电平。
[0144]于此，各晶体管501、502、511、512、521、522是以NMOS晶体管实现，而各晶体管503、504、513、514、515、516、523、524 是以 PMOS 晶体管实现。
[0145]复参阅图3。其中，磁性随机存取存储器阵列310包含校正单元311与多个数据单元312、313、314(虽然同一时间点时，磁性随机存取存储器阵列310中只有一受选MRAM单元可被存取)，而参考单元320仅只有一个单元，因此，穿隧式磁阻的感测装置300在实体布局上并非对称。
[0146]在另一实施例中，为了让穿隧式磁阻的感测装置300在实体布局上呈现对称状态，而使用二补充式磁性随机存取存储器阵列来分别取代原先的磁性随机存取存储器阵列310与参考单元320。
[0147]请参阅图6A，补充式磁性随机存取存储器阵列600包含参考单元601、校正单元602与多个数据单元611、612、613。
[0148]补充式磁性随机存取存储器阵列600与前述的磁性随机存取存储器阵列310 (如图3所示)大致上相同，只是多并入参考单元320至磁性随机存取存储器阵列中。而图6B为图6A的补充式磁性随机存取存储器阵列的电路符号示意图。
[0149]在一实施例中，补充式磁性随机存取存储器阵列可成对使用。图7为根据本发明的另一实施例的穿隧式磁阻的感测装置的概要示意图。请参阅图7，穿隧式磁阻的感测装置700包含二补充式磁性随机存取存储器阵列(以下分别称之为第一补充式磁性随机存取存储器阵列710与第二补充式磁性随机存取存储器阵列720)与感测放大器闩锁电路730。
[0150]第一补充式磁性随机存取存储器阵列710包含第一参考单元、第一校正单元与第一组数据单元。于此，第一参考单元、第一校正单元与第一组数据单元中的每一者均为一磁性随机存取存储器单元，并且每一者皆包含彼此互相串联的穿隧式磁阻元件与致能开关。其中，各致能开关能以NMOS晶体管实现，并且分别是由一逻辑信号所控制。
[0151]第一参考单元、第一校正单元与第一组数据单元彼此并联配置并耦接在第一位元线BLl与第一源极线SLl之间。其中，第一参考单元、第一校正单元与第一组数据单元中的每一单元的穿隧式磁阻元件的一端连接至第一位元线BL1，而穿隧式磁阻元件的另一端则分别连接至各自的致能开关的第二端。第一参考单元、第一校正单元与第一组数据单元中的每一单元的致能开关的第一端则连接至第一源极线SLl。第一参考单元的致能开关的控制端连接至第一控制线，并且接收第一控制信号RC1。第一校正单元的致能开关的控制端连接至第一校正线，并接收第一校正信号CAL1。而第一组数据单元中的每一单元的各致能开关的控制端则耦接第一字元线(WLl)，并且分别接收相对应的第一字元线信号WLl [O]、WLl[I], WLl[2]ο
[0152]第二补充式磁性随机存取存储器单元阵列720包含第二参考单元、第二校正单元与第二组数据单元。于此，第二参考单元、第二校正单元与第二组数据单元中的每一者均为一磁性随机存取存储器单元，并且每一者皆包含彼此互相串联的穿隧式磁阻元件与致能开关。其中，各致能开关能以NMOS晶体管实现，并且分别是由一逻辑信号所控制。
[0153]第二参考单元、第二校正单元与第二组数据单元彼此并联配置并耦接在第二位元线BL2与第二源极线SL2之间。其中，第二参考单元、第二校正单元与第二组数据单元中的每一单元的穿隧式磁阻元件的一端连接至第二位元线BL2，而穿隧式磁阻元件的另一端则分别连接至各自的致能开关的第二端。第二参考单元、第二校正单元与第二组数据单元中的每一单元的致能开关的第一端则连接至第二源极线SL2。第二参考单元的致能开关的控制端连接至第二控制线，并且接收第二控制信号RC2。第二校正单元的致能开关的控制端连接至第二校正线，并接收第二校正信号CAL2。而第二组数据单元中的每一单元的各致能开关的控制端则耦接第二字元线(WL2)，并且分别接收相对应的第二字元线信号WL2 [O]、WL2[1]、WL2[2]。
[0154]于此，第一补充式磁性随机存取存储器阵列710所接收的第一控制信号RCl是通过感测放大器闩锁电路730在第一校正程序中检测第一补充式磁性随机存取存储器阵列710的第一参考单元与第二补充式磁性随机存取存储器阵列720的第二校正单元之间的阻抗差异而广生。
[0155]而第二补充式磁性随机存取存储器阵列720所接收的第二控制信号RC2则是通过感测放大器闩锁电路730在第二校正程序中检测第二补充式磁性随机存取存储器阵列720的第二参考单元与第一补充式磁性随机存取存储器阵列710的第一校正单元之间的阻抗差异而广生。
[0156]因此，第一控制信号RCl与第二控制信号RC2皆为逐步调整的模拟信号。
[0157]穿隧式磁阻的感测装置700还包含二控制开关(以下分别称之为第一控制开关741与第二控制开关742)。于此，第一致能开关741与第二致能开关742能以NMOS晶体管来实现。
[0158]第一控制开关741的控制端与第二控制开关742的控制端接收第一致能信号RE。第一控制开关741的第一端连接至第一源极线SL1，且第一控制开关741的第二端连接至地。而第二控制开关742的第一端连接至第二源极线SL2，且第二控制开关742的第二端连接至地。因此，此二控制开关皆是由第一致能信号RE所控制。
[0159]于读取操作期间，第一致能信号RE的电位会被设为高电平，使得第一控制开关741与第二控制开关742导通，且第一源极线SLl与第二源极线SL2的电位分别经由第一控制开关741与第二控制开关742被下拉至地。而感测放大器闩锁电路730可通过比较在第一位元线BLl所看到的阻抗与在第二位元线BL2的所看到的阻抗，以输出逻辑信号R0。
[0160]感测放大器闩锁电路730的二输入端分别电性连接至第一位元线BLl与第二位元线BL2。因此，感测放大器闩锁电路730可通过二输入端检测第一位元线BLl信号与第二位元线BL2信号之间的差异，并输出逻辑信号R0。
[0161]在一些实施例中，除非另有说明，否则第一控制信号RC1、第一校正信号CAL1、第一字元线信号WLl [O]、WLl [I]、WLl [2]、第二控制信号RC2、第二校正信号CAL2与第二字元线信号WL2 [O]、WL2 [I]、WL2 [2]的电位皆被预设为低电平。
[0162]当第一补充式磁性随机存取存储器阵列710被读取时，第二补充式磁性随机存取存储器阵列720将作为参考单元用以提供参考值。此时，第一校正信号CALl的电位或第一字元线信号WLl [O]、WL1 [I]、WL1 [2]中的一电位会被设为高电平，且第二控制信号RC2的电位会被设置于校正程序中所得到的最佳电平上。
[0163]当第二补充式磁性随机存取存储器阵列720被读取时，第一补充式磁性随机存取存储器阵列710将作为参考单元用以提供参考值。此时，第二校正信号CAL2的电位或第二字元线信号孔2[0]、11^2[1]、11^2[2]中之一电位会被设为高电平，且第一控制信号RCl的电位会被设置于校正程序中所得到的最佳电平上。
[0164]于此，所述的校正程序与前述的校正程序大致上相同，故不再赘述。而第一控制信号RCl与第二控制信号RC2的电位的最佳电平的取得则如下所述。
[0165]于校正第一补充式磁性