读写分离的双端口sram结构及其单元的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别涉及一种读写分离的双端口 SRAM结构及其单元。
【背景技术】
[0002]静态随机存取存储器(SRAM)嵌入到几乎所有的大规模集成电路(VLSI)中，并且在要求高速、高集成度、低功耗、低电压、低成本、短周期的应用中起到了关键性的作用。嵌入式SRAM相比动态随机存取存储器(DRAM)等其它嵌入式半导体存储器能够提供更快的访问速度，所以在高端应用中占据着统治地位。
[0003]静态噪声容限(SNM)为评估SRAM存储单元的参数之一,是指存储单元所能承受的最大直流噪声信号的幅值，若超过这个值，存储结点的数据会发生误反转，它是衡量存储单元抗干扰能力的一个重要参数。可见，S匪表示被存储在存储单元中的数据的稳性。对于现有的单端口读写混用的SRAM结构，例如6管(6T)，随着S匪值的增加，存储单元的数据保持操作变得更稳定，然而，相反，将相反数据写入存储单元也变得更困难。SRAM性能需要在S匪与写噪声容限(WNR)之间做取舍。
[0004]为了克服上述问题，现有技术提出了读写分离的双端口 SRAM结构单元。图1所示即是一种，其包括8管，其中6管用于写操作，分别包括第一上拉PMOS管PU1、第一下拉NMOS管PDl构成的第一反相器，第二上拉PMOS管PU2、第二下拉NMOS管PD2构成的第二反相器，两反相器耦接形成的第一存储结点A与第二存储结点B，分别连接两存储结点A、B的第一传输晶体管PGl与第二传输晶体管PG2 ;剩余2管用于读操作，分别包括读传输晶体管RPG与读下拉NMOS管RPD。
[0005]上述电路的写操作过程如下:两反相器电源电压VDD打开，同时将写字线WffL置于高电位，打开两传输晶体管PG1、PG2 (针对两传输晶体管PG1、PG2为NMOS管)；写位线WBL与相反信号写位线WBLB加入一对相反信号，从而完成两存储结点A、B中“O”与“I”的写入过程。
[0006]读操作如下:将读取字线RWL置于高电压，例如电源电压VDD，读传输晶体管RPG打开(针对读传输晶体管RPG为NMOS管)，若第二存储结点B为“ I ”，读取位线RBL通过读传输晶体管RPG对读下拉NMOS管RPD放电，读出与第二存储结点B相反的信号，若第二存储结点B为“0”，读下拉NMOS管RPD不导通，读位线RBL不发生变化，仍读出与第二存储结点B相反的信号。
[0007]上述方案提高了 S匪，然而，随着SRAM工艺尺寸的进一步缩小，现有的读写分离双端口的SRAM读电流较小，已无法满足需求。
【发明内容】
[0008]本发明解决的是改善现有读写分离双端口 SRAM的读电流。
[0009]为解决上述问题，本发明的一方面提供一种双端口 SRAM结构单元，包括:
[0010]第一反相器与第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器具有第一存储结点，所述第二反相器具有第二存储结点；
[0011]与所述第一存储结点相连的第一传输晶体管，与所述第二存储结点相连的第二传输晶体管；
[0012]与所述第一存储结点或第二存储结点相连的读取晶体管。
[0013]可选地，所述读取晶体管为NMOS管。
[0014]可选地，所述读取晶体管的源漏区分别与读取字线、读取位线相连。
[0015]可选地，所述读取晶体管为NMOS管且栅极与第一存储结点相连，在读操作过程中，所述读取位线被预充至高电压，所述读取字线被置于低电压，若所述第一存储结点为“ I ”，则读取位线电压被拉低，读出与第一存储结点中“ I”相反的信号“0”，若所述第一存储结点为“0”，则读取位线电压不变，读出与第一存储结点中“O”相反的信号“ I ”。
[0016]可选地，所述读取晶体管为NMOS管且栅极与第一存储结点相连，在读操作过程中，所述读取位线被置于低电压，所述读取字线被置于高电压，若所述第一存储结点为“ I ”，则读取位线电压被拉高，读出与第一存储结点中“ I”相同的信号“ I ”，若所述第一存储结点为“0”，则读取位线电压不变，读出与第一存储结点中“O”相同的信号“O”。
[0017]可选地，所述低电压为接地电压，所述高电压为电源电压。
[0018]可选地，当所述第一存储结点与读取晶体管相连时，所述读取晶体管的栅极与第二上拉PMOS管的栅极物理上相接。
[0019]可选地，当所述第二存储结点与读取晶体管相连时，所述读取晶体管的栅极与第一上拉PMOS管的栅极物理上相接。
[0020]此外，本发明的另一方面提供一种读写分离的双端口 SRAM结构，包括多列多行上述任一项所述双端口 SRAM结构单元。
[0021]可选地，相邻两列所述双端口 SRAM结构单元的读取晶体管共用源区或漏区。
[0022]与现有技术相比，本发明的技术方案具有以下优点:
[0023]通过将现有技术中的读传输晶体管与读下拉NMOS管替换为一个读取晶体管，不但减小了读过程的电阻，增大了读电流，还减小了面积，提高了 SRAM结构的面积利用率。
[0024]基于上述SRAM结构单元，本发明还提供了相邻两列SRAM结构单元的读取晶体管共用源区或漏区的SRAM结构，上述方案更能提高SRAM结构的面积利用率。
【附图说明】
[0025]图1是现有技术中的读写分离双端口 SRAM结构单元电路图；
[0026]图2是本发明实施例提供的读写分离双端口 SRAM结构单元电路图；
[0027]图3是本发明实施例提供的双端口 SRAM结构单元的集成电路布图俯视图；
[0028]图4是本发明另一实施例提供的双端口 SRAM结构的集成电路布图俯视图。
【具体实施方式】
[0029]如【背景技术】中所述，现有的读写分离双端口 SRAM结构的读电流较小。针对上述技术问题，本发明通过将现有技术中的读传输晶体管与读下拉NMOS管替换为一个读取晶体管，不但减小了读过程的电阻，增大了读电流，还减小了面积，提高了 SRAM结构的面积利用率。
[0030]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0031]图2所示是本发明实施例提供的双端口 SRAM结构单元电路图，图3是图2中电路的一种集成电路布图俯视图。参照图2与图3所示，双端口 SRAM结构单元，包括:
[0032]第一反相器与第二反相器，所述第一反相器包括第一上拉PMOS管PUl和第一下拉NMOS管roi，所述第二反相器包括第二上拉PMOS管PU2和第二下拉NMOS管Η)2，所述第一反相器具有第一存储结点Α，所述第二反相器具有第二存储结点B ；
[0033]与所述第一存储结点相连A的第一传输晶体管PGl，与所述第二存储结点B相连的第二传输晶体管PG2;
[0034]此外，还包括:与所述第二存储结点B相连的读取晶体管RT。
[0035]其中，第一上拉PMOS管I3UU第一下拉NMOS管HH、第二上拉PMOS管PU2、第二下拉NMOS管TO2、第一传输晶体管PGl和第二传输晶体管PG2共6个管形成写操作电路。读操作电路由一个晶体管实现，即读取晶体管RT。
[0036]参照图2与图3所示，本实施例中，读取晶体管RT为NMOS管。其它实施例中，该读取晶体管RT也可以为PMOS管。
[0037]参照图2与图3所示，具体地，读取晶体管RT的栅极与第二存储结点B相连，源漏区分别与读取字线RWL、读取位线RBL相连。
[0038]具体地，参照图3所示，版图自下而上主要包括四层。第一层:衬底上制作有的各阱区，分别对应各晶体管的有源区10。其中第一传输晶体管PGl和第一下拉NMOS管PDl的有源区10在物理上相接；第二传输晶体管PG2和第二下拉NMOS管TO2的有源区10在物理上相接。读取晶体管RT的有源区10与实现写操作的6管的有源区可以在同一步骤中形成。
[0039]第二层:有源区10上具有各晶体管的栅极绝缘层(未图示)及栅极20。其中，第一下拉NMOS管PDl与第一上拉PMOS管PUl的栅极20在物理上相连，第二下拉NMOS管TO2、第二上拉PMOS管PU2的栅极20以及读取晶体管RT的栅极20在物理上相连。
[0040]此外，