触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。
[0035]可选地，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0036]可选地，所述第一匪OS晶体管与所述第一PMOS晶体管互连形成第一反相器;所述第二匪OS晶体管与所述第二 PMOS晶体管互连形成第二反相器;所述第三匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线;所述第四NMOS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线。
[0037]如上所述，本发明的SOI单端口SRAM单元及其制作方法，具有以下有益效果:所述SOI单端口 SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅；对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制H) SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的SOI单端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【附图说明】
[0038]图1显示为本发明的SOI单端口 SRAM单元的电路原理示意图。
[0039]图2显示为本发明的SOI单端口SRAM单元中采用L型栅的匪OS晶体管的俯视结构示意图。
[0040]图3及图4分别显示为图2所示结构的A-A’向及B_B’向剖视图。
[0041]图5-图7分别显示为采用普通栅、T型栅及H型栅的NMOS晶体管的俯视结构示意图。
[0042]图8-图13显示为本发明的SOI单端口SRAM单元的制作方法中各步骤所呈现的俯视结构示意图。
[0043]元件标号说明
[0044]I第一反相器
[0045]101第一 PMOS 晶体管
[0046]102第一 NMOS 晶体管
[0047]2第二反相器
[0048]201第二 PMOS 晶体管
[0049]202第二 NMOS 晶体管
[0050]3获取管
[0051 ]301第三NMOS晶体管
[0052]302第四NMOS晶体管
[0053]4N型重掺杂源区
[0054]401浅 N型区
[0055]5N型重掺杂漏区
[0056]6L 型栅
[0057]601栅介质层
[0058]602多晶硅层
[0059]7P型重掺杂体接触区
[0060]8体区
[0061]9侧墙隔离结构
[0062]10金属硅化物
[0063]11背衬底
[0064]12绝缘埋层
[0065]13浅沟槽隔离结构
[0066]14普通栅
[0067]15T 型栅
[0068]16H 型栅
[0069]17源区
[0070]18漏区
[0071]19体接触区
[0072]20a，20b，20c，20d有源区
[0073]30N阱
[0074]30a，30b，30cN 阱预设位置
[0075]40第一 P 阱
[0076]40a，40b第一 P阱预设位置
[0077]50第二 P 阱
[0078]50a，50b第二 P阱预设位置[0〇79]60a第一栅极
[0080]60b第二栅极
[0081 ]60c第三栅极
[0082]60d第四栅极
【具体实施方式】
[0083]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0084]请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0085]实施例一
[0086]本发明提供一种SOI单端口 SRAM单元，请参阅图1，显示为所述SOI单端口 SRAM单元的电路原理示意图，包括:
[0087]第一反相器I，由第一PMOS晶体管101及第一NMOS晶体管102组成；
[0088]第二反相器2，由第二PMOS晶体管201及第二NMOS晶体管202组成；
[0089]获取管3，由第三WOS晶体管301及第四匪OS晶体管302组成；所述第三匪OS管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线WL，漏极连接至存储器的位线BL;所述第四NMOS晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线BLB。
[0090]作为示例，所述第一PMOS晶体管101及第二 PMOS晶体管201的源极均与电源端VDD连接，漏极分别与所述第一匪OS晶体管102及第二 NMOS晶体管202的漏极相连，作为反相器的输出端。所述第一 PMOS晶体管101及第二 PMOS晶体管201的栅极分别与所述第一 NMOS晶体管102及第二 NMOS晶体管202的栅极相连，作为反相器的输入端。所述第一 NMOS晶体管102及第二匪OS晶体管202的源极均接地线GND，以实现第一反相器I及第二反相器2的功能。图1中还示出了第一存储节点Q及第二存储节点QB的位置。
[0091]特别的，所述第一反相器I及第二反相器2中，所述第一、第二PMOS晶体管101、201及第一、第二匪OS晶体管102、202均采用L型栅;对于匪OS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。
[0092]作为示例，请参阅图2，显示为采用L型栅的匪OS晶体管(第一、第二匪OS晶体管102、202)的俯视结构图。图3及图4分别显示为图2所示结构的A-A ’向及B-B ’向剖视图。作为示例，所述SOI单端口 SRAM单元采用自下而上依次包括背衬底11、绝缘埋层12及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构13隔离。所述背衬底11包括但不限于S1、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底11采用P型Si衬底，所述绝缘埋层12采用二氧化硅。
[0093 ] 如图2至图4所示，所述NMOS晶体管的体区8设于所述L型栅6的下方;所述NMOS晶体管的N型重掺杂源区4及N型重掺杂漏区5分别设于所述体区8前部的两侧;所述P型重掺杂体接触区7设于所述L型栅6的弯折角外侧区域，并分别与所述体区8后部及所述N型重掺杂源区4相接触。
[0094]进一步的，所述N型重掺杂源区4及所述P型重掺杂体接触区7上部形成有金属硅化物10。所述金属硅化物10包括但不限于硅化钴及硅化钛等导电硅化物，其与所述N型重掺杂源区4及所述P型重掺杂体接触区7形成欧姆接触。
[0095]图3中还示出了NMOS晶体管的浅N型区401。作为示例，所述L型栅6包括栅介质层601及形成于所述栅介质层601上的多晶硅层602。所述L型栅6周围还设有侧墙隔离结构9，所述侧墙隔离结构9将所述浅N型区401部分覆盖。本实施例中，所述NMOS管的N型重掺杂漏区5与L型栅6上部也均形成有金属硅化物10，用于降低漏极及栅极与引出电极之间的接触电阻。
[0096]图2-图4显示的为采用所述L型栅的匪OS晶体管的结构示意图，对于采用L型栅的PMOS晶体管，其结构与NMOS晶体管基本相同，只是晶体管中各区域掺杂类型相反，此处不再予以图示。同样的，对于采用L型栅的PMOS晶体管，其P型重掺杂源区及N型重掺杂体接触区上部形成也优选形成有金属硅化物。
[0097]本发明的SOI单端口SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型