MOS晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的SOI单端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0125]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种SOI单端口 SRAM单元，所述SOI单端口 SRAM单元包括: 第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成； 第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成； 获取管，由第三NMOS晶体管及第四NMOS晶体管组成； 其中，所述第三匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线； 所述第四匪OS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线； 其特征在于: 所述第一、第二 PMOS晶体管及第一、第二 NMOS晶体管均采用L型栅;对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪OS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。2.根据权利要求1所述的SOI单端口SRAM单元，其特征在于:所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。3.根据权利要求1所述的SOI单端口SRAM单元，其特征在于:所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。4.根据权利要求2或3所述的SOI单端口SRAM单元，其特征在于:所述金属娃化物选自娃化钴及硅化钛中的任意一种。5.根据权利要求1所述的SOI单端口SRAM单元，其特征在于:所述SOI单端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。6.根据权利要求1所述的SOI单端口SRAM单元，其特征在于:所述第三、第四NMOS晶体管中至少有一个采用L型栅NMOS管。7.根据权利要求1所述的SOI单端口SRAM单元，其特征在于:所述第三、第四NMOS晶体管中至少有一个采用普通栅NMOS管、T型栅NMOS管或H型栅NMOS管。8.一种SOI单端口 SRAM单元的制作方法，其特征在于，包括如下步骤: S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区； S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间； S3:在所述N阱中制作第一PMOS晶体管及第二PMOS晶体管；在所述第一P阱中制作第一NMOS晶体管及第三WOS晶体管;在所述第二P阱中制作第二WOS晶体管及第四NMOS晶体管；其中，所述第一、第二PMOS晶体管及第一、第二匪OS晶体管均采用L型栅;对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪OS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触； S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。9.根据权利要求8所述的SOI单端口SRAM单元的制作方法，其特征在于:所述步骤S3包括步骤: S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极;所述第一栅极为所述第一匪OS晶体管及所述第一PMOS晶体管所共用，且所述第一栅极分别在所述第一 NMOS晶体管及所述第一 PMOS晶体管位置处具有一弯折部;所述第二栅极为所述第二NMOS晶体管及所述第二PMOS晶体管所共用，且所述第二栅极分别在所述第二NMOS晶体管及所述第二 PMOS晶体管位置处具有一弯折部； S3-2:在所述第一、第二P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三及第四WOS晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二 PMOS晶体管的浅P型区； S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构； S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PMOS晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NMOS晶体管的所述P型重掺杂体接触区。10.根据权利要求9所述的SOI单端口SRAM单元的制作方法，其特征在于:采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。11.根据权利要求10所述的SOI单端口SRAM单元的制作方法，其特征在于:所述离子注入的浓度范围是lE15-9E15/cm2012.根据权利要求9所述的SOI单端口SRAM单元的制作方法，其特征在于:于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四NMOS晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PMOS晶体管的P型重掺杂源漏区的步骤。13.根据权利要求12所述的SOI单端口 S R A M单元的制作方法，其特征在于:所述第一NMOS晶体管的漏极与所述第三NMOS晶体管的源极共用;所述第二 NMOS晶体管的漏极与所述第四NMOS晶体管的源极共用。14.根据权利要求8所述的SOI单端口SRAM单元的制作方法，其特征在于:于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。15.根据权利要求14所述的SOI单端口SRAM单元的制作方法，其特征在于:通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区^型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。16.根据权利要求15所述的SOI单端口SRAM单元的制作方法，其特征在于:所述热处理的温度范围是700-900°C，时间为50-70秒。17.根据权利要求8所述的SOI单端口SRAM单元的制作方法，其特征在于:所述第一匪OS晶体管与所述第一 PMOS晶体管互连形成第一反相器;所述第二 NMOS晶体管与所述第二 PMOS晶体管互连形成第二反相器;所述第三NMOS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线；所述第四NMOS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线。
【专利摘要】本发明提供一种SOI单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四NMOS晶体管组成。本发明的SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD？SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【IPC分类】G11C11/41, H01L27/11, H01L21/8244, G11C11/412
【公开号】CN105551518
【申请号】CN201610008919
【发明人】陈静, 何伟伟, 伍青青, 罗杰馨, 王曦
【申请人】中国科学院上海微系统与信息技术研究所
【公开日】2016年5月4日
【申请日】2016年1月7日