栅;对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。其中，所述第一、第二WOS晶体管的体区通过所述P型重掺杂体接触区与获取管源端接触并连接至低电平，所述第一、第二 PMOS晶体管的体区通过所述N型重掺杂体接触区与获取管源端接触并连接至高电平，使得本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4wii2)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。
[0098]需要指出的是，图1中，所述获取管3所采用的第三匪OS晶体管301及第四NMOS晶体管302均采用浮体结构(即体区悬空)，其单元性能的读速度较快，写噪声容限大，而读噪声容限小。
[0099]在其它实施例中，对于所述获取管3所采用的第三NMOS晶体管301及第四NMOS晶体管302，也可至少有一个采用所述L型栅，并通过设置于L型栅弯折角外侧区域的P型重掺杂体接触区将所述第三匪OS晶体管301或所述第四匪OS晶体管302的体区连接至低电平。当然，所述第三NMOS晶体管301及第四NMOS晶体管302中还可至少有一个采用普通栅NMOS管、T型栅NMOS管或H型栅NMOS管。如图5-图7所示，分别显示为采用普通栅14、T型栅15及H型栅16的匪OS晶体管的俯视结构图，其中栅两侧分别为源区17及漏区18，对于T型栅NMOS及H型栅NMOS晶体管，还分别具有体接触区19。使用带有体接触(接获取管源端，甚至GND)的单元，其读速度较小，写噪声容限小，但读噪声容限大。
[0100]实施例二
[0101 ]本发明还提供一种SOI单端口SRAM单元的制作方法，包括如下步骤:
[0102]首先执行步骤S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区。
[0103]作为示例，如图8所示，定义出四条有源区20a，20b，20 c，20d，这四条有源区依次平行排列，各有源区四周形成有浅沟道，所述浅沟道内填充有绝缘材料构成浅沟槽隔离结构。本实施例中，所述绝缘材料为二氧化硅。
[0104]然后执行步骤S2:如图9所示，依据所述有源区的位置在所述顶层硅中制作N阱30、第一P阱40及第二P阱50，其中，所述N阱30位于所述第一P阱40及第二P阱50之间。
[0105]具体的，采用离子注入方法形成所述N阱及第一、第二P阱。作为示例，所述N阱采用磷离子注入，所述P阱采用硼离子注入。所述N阱用于制作PMOS晶体管，其部分区域作为PMOS晶体管的体区；所述第一、第二 P阱用于制作NMOS晶体管，其部分区域作为NMOS晶体管的体区。
[0106]再执行步骤S3:如图10至图13所示，在所述N阱30中制作第一PMOS晶体管101及第二 PMOS晶体管201;在所述第一 P阱40中制作第一 NMOS晶体管102及第三匪OS晶体管301;在所述第二P阱50中制作第二NMOS晶体管202及第四NMOS晶体管302;其中，图11至图13中均采用虚线框示出了各晶体管所在区域。
[0107]特别的，所述第一反相器I及第二反相器2中，所述第一、第二PMOS晶体管101、201及第一、第二匪OS晶体管102、202均采用L型栅;对于匪OS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触;对于PMOS晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。所述P型重掺杂体接触区及所述N型重掺杂体接触区的底部与所述绝缘埋层相接触。
[0108]作为示例，所述步骤S3包括步骤:
[0109]S3-1:如图10及图11所示，形成跨越所述第一 P阱40及所述N阱30的第一栅极60a及跨越所述N阱30及第二 P阱50的第二栅极60b，并在所述第一 P阱40预设位置形成第三栅极60c，在所述第二 P阱50预设位置形成第四栅极60d;所述第一栅极60a为所述第一匪OS晶体管102及所述第一PMOS晶体管101所共用，且所述第一栅极60a分别在所述第一NMOS晶体管102及所述第一 PMOS晶体管101位置处具有一弯折部;所述第二栅极60b为所述第二 NMOS晶体管202及所述第二PMOS晶体管201所共用，且所述第二栅极60b分别在所述第二匪OS晶体管202及所述第二 PMOS晶体管201位置处具有一弯折部。
[0110]具体的，所述第一、第二、第三、第四栅极60a、60b、60c、60d均包括栅介质层及位于所述栅介质层上的多晶硅层。
[0111]S3-2:在所述第一、第二 P阱40、50预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四NMOS晶体管102、202、301、302的浅N型区；在所述N阱30预设位置进行P型轻掺杂，形成所述第一、第二 PMOS晶体管101、201的浅P型区(未予图示)。
[0112]S3-3:在所述第一、第二、第三、第四栅极60a、60b、60c、60d周围形成侧墙隔离结构(未予图示)。所述侧墙隔离结构将所述浅P型区或所述浅N型区部分覆盖。
[0113]S3-4:如图12所示，在所述N阱预设位置30a、30b进行N型重掺杂，形成所述第一、第二 PMOS晶体管101、201的所述N型重掺杂体接触区；如图13所示，在所述第一、第二 P阱预设位置40b、50b进行P型重掺杂，形成所述第一、二 NMOS晶体管102、202的所述P型重掺杂体接触区。
[0114]具体的，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。本实施例中，所述离子注入的浓度范围是lE15-9E15/cm2。
[0115]具体的，如图12所示，在形成所述N型重掺杂体接触区时，还可以在所述第一、第二P阱预设位置40a、50a进行N型重掺杂，形成所述第一、二、第三、第四匪OS晶体管102、202、301、302的N型重掺杂源漏区。如图13所示，在形成所述P型重掺杂体接触区时，还可以在所述N阱预设位置30c进行P型重掺杂，形成所述第一、第二 PMOS晶体管101、201的P型重掺杂源漏区。
[0116]需要指出的是，所述N型重掺杂体接触区、N型重掺杂源漏区、P型重掺杂体接触区、P型重掺杂源漏区的形成顺序可调整，此处不应过分限制本发明的保护范围。
[0117]本实施例中，所述第一NMOS晶体管102的漏极与所述第三NMOS晶体管301的源极共用;所述第二 NMOS晶体管302的漏极与所述第四NMOS晶体管202的源极共用。
[0118]进一步的，本步骤中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤(未予图示)。
[0119]具体的，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。本实施例中，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0120]具体的，在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的同时，还可以在所述第一、第二PMOS晶体管11、201及第一、第二 NMOS晶体管102、202的漏极与栅极上部形成金属硅化物，以及在所述第三、第四匪OS晶体管301、302的源漏极与栅极上部形成金属硅化物，以降低源漏极及栅极与引出电极之间的接触电阻。
[0121 ]最后执行步骤S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0122]具体的，所述第一匪OS晶体管102与所述第一PMOS晶体管101互连形成第一反相器；所述第二匪OS晶体管202与所述第二 PMOS晶体管201互连形成第二反相器；所述第三匪OS管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线;所述第四NMOS晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线。
[0123]至此，完成了所述SOI单端口 SRAM单元的制作。本发明的SOI单端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片，适用于对单元面积苛刻、低功耗等场合。
[0124]综上所述，本发明的SOI单端口SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅;对于N