一种存储阵列和包含该存储阵列的nor闪存存储器的制造方法
【技术领域】
[0001]本实用新型涉及集成电路领域，具体地，涉及一种存储阵列和包含该存储阵列的NOR闪存存储器。
【背景技术】
[0002]在现有的N0R(或非)闪存存储器中，其存储阵列的示例性结构通常如图1和图2所示。存储单元阵列10及伪单元阵列20、30位于同一 P阱40中，存储单元阵列10的字线WL用于选通相应的信息存储管。伪单元阵列20、30的字线(即其控制删)浮置(如图1的存储阵列所示)或者接地(如图2的存储阵列所示)，而且伪单元阵列20、30的源极与存储单元阵列10的源极连接。P阱驱动器60给P阱40提供电压，P阱40位于深N阱50中。
[0003]图1和图2所示的存储阵列的缺点在于，在擦写存储单元阵列10时，伪单元阵列20、30容易受到干扰，进而会使得存储单元阵列10的阈值电压Vt的分布不一致，并影响数据的读取精度。
【实用新型内容】
[0004]本实用新型的目的是提供一种存储阵列和包含该存储阵列的NOR闪存存储器，其能够减小擦写存储单元阵列时伪单元阵列所受到的干扰，进而能够提高存储单元阵列的阈值电压Vt的分布一致性，并提高数据的读取精度。
[0005]为了实现上述目的，本实用新型提供一种存储阵列，该存储阵列包括位于同一阱中的存储单元阵列和伪单元阵列以及向所述阱提供电压的阱驱动器，其特征在于，所述存储单元阵列边缘处的信息存储管的漏极与所述伪单元阵列中与该边缘处的信息存储管相邻的伪单元管的漏极连接，所述伪单元阵列的字线与所述阱驱动器连接。
[0006]优选地，所述阱为P型阱。
[0007]优选地，所述存储单元阵列和所述伪单元阵列由浮栅MOS管构成。
[0008]本实用新型还提供一种NOR闪存存储器，其特征在于，该NOR闪存存储器包括上述的存储阵列。
[0009]通过上述技术方案，由于伪单元阵列的字线连接到其所处的阱的阱驱动器上，因此使得伪单元阵列的字线与其所处的阱的电位相同，这样在存储单元阵列的擦写过程中，伪单元阵列的字线与其所处的阱之间的电位差始终保持为零，因此伪单元阵列的阈值电压Vt不会受到伪单元阵列的字线与其所处的阱之间的压差的影响而变低，进而不会因伪单元阵列的阈值电压的降低而产生漏电流，更不会影响数据的读取精度，而且由于存储单元阵列边缘处的信息存储管的漏极与所述伪单元阵列中与该边缘处的信息存储管相邻的伪单元管的漏极连接，因此能够确保存储单元阵列的阈值电压Vt的分布一致性。
[0010]本实用新型的其它特征和优点将在随后的【具体实施方式】部分予以详细说明。
【附图说明】
[0011]附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中:
[0012]图1是现有存储阵列的一种纵向剖面示意图；
[0013]图2是现有存储阵列的另一纵向剖面示意图；
[0014]图3是根据本实用新型一种实施方式的存储阵列的纵向剖面示意图；
[0015]图4示出了位于同一个阱中的伪单元阵列的字线与存储单元阵列的字线之间的位置关系；以及
[0016]图5是根据本实用新型一种实施方式的存储阵列的电路示意图。
【具体实施方式】
[0017]以下结合附图对本实用新型的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本实用新型，并不用于限制本实用新型。
[0018]图3示出了根据本实用新型一种实施方式的存储阵列的纵向剖面示意图。如图3所示，该存储阵列包括位于同一阱40中的存储单元阵列10和伪单元阵列20、30，该存储阵列还包括向所述阱40提供电压的阱驱动器60，其特征在于，所述存储单元阵列10的边缘处的信息存储管的漏极与所述伪单元阵列20(30)中与该边缘处的信息存储管相邻的伪单元管的漏极连接(如图3中的标号70、80所示)，所述伪单元阵列20、30的字线(也即其控制栅)与所述阱驱动器60连接。
[0019]另外，图3中还示出了所述存储单元阵列10的字线WL(也即栅极)，这些字线用于接收控制所述存储单元阵列10的擦写的控制信号。
[0020]这样，在根据本实用新型的技术方案中，通过将处在同一个阱40中、两边用作伪单元的伪单元阵列20、30的字线连接到其所处的阱40的阱驱动器60上，能够使得伪单元阵列20、30的字线和阱40处于相同的电位，这样，在存储单元阵列10的擦写过程中，伪单元阵列20、30的字线和阱40之间的电位差就始终保持为零，从而伪单元阵列20、30的阈值电压Vt就不会受到伪单元阵列20、30的字线与阱40之间的压差的影响而变低，进而不会因伪单元阵列20、30的阈值电压降低而产生漏电流，更不会影响数据的读取精度。而且，由于存储单元阵列10的边缘处的信息存储管的漏极与所述伪单元阵列20(30)中与该边缘处的信息存储管相邻的伪单元管的漏极连接，因此能够使得存储单元阵列10的阈值电压分布具有较好的一致性。
[0021]优选地，所述阱40为P型阱。该P型阱位于深N阱50中。
[0022]优选地，所述存储单元阵列10和所述伪单元阵列20、30由浮栅MOS管构成。这样，存储单元阵列10和所述伪单元阵列20、30的字线即为其控制删。
[0023]另外，图4示例性地示出了位于同一个阱40中的伪单元阵列20、30的字线与存储单元阵列10的字线之间的位置关系。
[0024]图5是根据本实用新型一种实施方式的存储阵列的电路示意图。如图5所示，伪单元阵列20中控制栅连接到DWLO的伪单元管的漏极与存储单元阵列10中字线连接到WLO的信息存储管的漏极(即其位线)连接，伪单元阵列30中控制栅连接到DWLm的伪单元管的漏极与存储单元阵列10中字线连接到WLm-1的信息存储管的漏极(即其位线)连接。伪单元阵列20和30中的伪单元管的控制栅均连接到阱驱动器60。图5中还示意性地示出了信息存储管和伪单元管的源极SO?Sn-1的连接方式，其中可以将16或32或更多个源极连接在一起。
[0025]本实用新型还提供一种NOR闪存存储器，其特征在于，该NOR闪存存储器包括上面所述的存储阵列。
[0026]以上结合附图详细描述了本实用新型的优选实施方式，但是，本实用新型并不限于上述实施方式中的具体细节，在本实用新型的技术构思范围内，可以对本实用新型的技术方案进行多种简单变型，这些简单变型均属于本实用新型的保护范围。
[0027]此外，本实用新型的各种不同的实施方式之间也可以进行任意组合，只要其不违背本实用新型的思想，其同样应当视为本实用新型所公开的内容。
【主权项】
1.一种存储阵列，该存储阵列包括位于同一阱中的存储单元阵列和伪单元阵列以及向所述阱提供电压的阱驱动器，其特征在于，所述存储单元阵列边缘处的信息存储管的漏极与所述伪单元阵列中与该边缘处的信息存储管相邻的伪单元管的漏极连接，所述伪单元阵列的字线与所述阱驱动器连接。2.根据权利要求1所述的存储阵列，其特征在于，所述阱为P型阱。3.根据权利要求1所述的存储阵列，其特征在于，所述存储单元阵列和所述伪单元阵列由浮栅MOS管构成。4.一种NOR闪存存储器，其特征在于，该NOR闪存存储器包括权利要求1至3中任一权利要求所述的存储阵列。
【专利摘要】本实用新型涉及集成电路领域，公开了一种存储阵列和包含该存储阵列的NOR闪存存储器，该存储阵列包括位于同一阱中的存储单元阵列和伪单元阵列以及向所述阱提供电压的阱驱动器，其特征在于，所述存储单元阵列边缘处的信息存储管的漏极与所述伪单元阵列中与该边缘处的信息存储管相邻的伪单元管的漏极连接，所述伪单元阵列的字线与所述阱驱动器连接。该存储阵列和包含该存储阵列的NOR闪存存储器能够减小擦写存储单元阵列时伪单元阵列所受到的干扰，进而能够提高存储单元阵列的阈值电压Vt的分布一致性，并提高数据的读取精度。
【IPC分类】G11C16/14, G11C16/06
【公开号】CN204904841
【申请号】CN201520429183
【发明人】龚正辉, 陶胜
【申请人】四川省豆萁科技股份有限公司
【公开日】2015年12月23日
【申请日】2015年6月19日