专利名称：利用n阱隔离得到的pmos eeprom阵列内的独立可编程存储段及其制造方法
技术领域：
本发明总的来说涉及半导体器件的制造。具体地说，本发明视为作为已有技术公开的P沟道电可擦可编程只读存储器(EEPROM)(后称为存储器)器件的改进，该器件被分段成独立可编程存储器子阵列。因此说，本发明是对已有技术中公开的半导体存储器件的改进。
有关的已有技术可认为如1997年7月9日申请的美国专利申请08/890,415，其发明名称为“Low Voltage Single Supply CMOS ElectricallyErasable Read-Only Memory”，该申请是1997年1月2日申请的美国专利申请08/778,315(该申请授权为美国专利5,790,455)的继续申请。1997年7月9日申请的美国专利申请08/890,415(Caywood 2)和美国专利5,790,455(Caywood1)在此作为参考被引入本申请。
在Caywood之前，通常的作法是在P阱衬底上制作出N沟道单元(cell)，因为这样做制造工艺简单并且编程电压较低。Caywood研究出了制造恰好相反的结构的方法，即P沟道器件在N阱上，而该N阱本身位于P型衬底中。Caywood方法的新颖性在于在保持与Caywood之前的已有写入速度相似的前提下降低了擦除器件或向器件写入时所需提供的电压值，同时去掉了已有技术中在功能上所需要的某些元件。
参见
图1，图中示出了Caywood之前的已有N沟道存储器件。每个存储器晶体管(MEM)需要一行选晶体管(SEL)，该SEL控制从位线(BL)接收的数据。另外，如果需要字节地址，则器件针对每8个存储器晶体管具有一个字节选择晶体管(BYTE)。Caywood解决的问题是使制造出了的P沟道/N阱器件去掉了行选晶体管。但是甚至在Caywood之后，字节选择仍需要有字节选择晶体管。去掉字节选择晶体管将出现不希望的结果，即在擦除操作之后整个行必须重新编程。
参见图2，Caywood的方法总的来说用单存储器晶体管1来说明。在P型衬底2上生成有N阱3。在N阱3中生成有用于漏极4和源极5的P沟道。在用于漏极4和源极5的有源区域之后，生成有存储器晶体管1的多晶硅1或浮栅6。在浮栅上制造出存储器晶体管的多晶硅2或控制电极7。多种非导电层8使P沟道4和5与浮栅6和控制电极7彼此隔离。
图3示出了多个一般与存储器晶体管的栅极电极相连的单元行100和多个一般与阵列中的存储器晶体管的源极电极和漏极电极相连的列200，其中所有单元行和单元列均位于单个N阱300衬底上。如图3所示，Caywood的P沟道存储器阵列的局限性在于，在特定操作过程中，任何特定行中的所有存储单元必须经选择以便进行写入或擦除。
另外，在如Caywood所公开的已有技术中，单元行没有分段，这样在单元行中的有些存储单元在写操作时可能被选中，而该行中的其它存储单元未被选中。这样，为了对单个存储单元的内容进行编程，整个单元行必须被编程，以便改变一个存储单元中的数据。
在许多应用中，希望以一次改变一个字节的方式改变存储器阵列中的数据。在已有N沟道器件中，实现该特征的手段是如图1所示为每8个存储器晶体管提供一个字节选择晶体管(BYTE)。这种作法的缺点是增加了对硅面积的需求量，以适应字节选择晶体管(BYTE)的额外占用需求。例如，从单独一个晶体管来看，为每8个存储器晶体管提供的字节选择晶体管(BYTE)需要11％的额外需求(即1/9)。
进一步说，一次改变一个字节的能力具有比行选存储器阵列更耐久的优点，因为仅一个单元字节而不是整行需要承受编程周期的电应力。对半导体存储器制造领域的普通技术人员来说公知的是，EEPROM被损坏的一个原因是受到过渡的擦除/写入操作。
因此需要提供一种技术通过在EEPROM阵列中提供独立可编程存储段以替代字节选择晶体管，充分发挥P沟道/N阱EEPROM优点。
本发明的一个目的是提供一种P沟道/N阱电可擦除可编程只读存储器阵列，该阵列被分段成独立可编程存储段。
本发明的另一目的是通过在阵列衬底内制造出多个N阱，或通过将阵列的N阱分段成子阱的方法使一存储器阵列内具有多个独立可编程存储段。
本发明的另一目的是提供一种P沟道/N阱电可擦除可编程只读存储器件，该器件具有独立可编程存储段，并且不需字节选择晶体管。
本发明的又一目的是提供一种或多种生成多个N阱或将阵列的N阱分段的方法。在衬底内生成多个N阱的一种方法指的是例如采用p-n节隔离。将存储器阵列的N阱分段的一种方法指的是例如采用电介质隔离。
按照本发明的一个实施例所述，存储器阵列包括P型衬底内的多个N阱和多个独立可编程存储段。每个独立可编程存储段包括M存储单元列和N存储单元行。每个独立可编程存储段位于新型的单独的N阱内。这样，每个N阱包含一个独立可编程存储段。
在P型衬底内生成多个N阱的方法包括以下步骤使缓冲氧化物在P型衬底上生长，向缓冲氧化物施加光致抗蚀剂，蚀刻光致抗蚀剂，以形成多个N阱沟道，以及通过N阱沟道注入N阱。
按照本发明的另一实施例所述，存储器阵列包括P型衬底内的一个N阱，其中该N阱被分段成多个电隔离子N阱，所述存储器阵列还包括在多个电隔离子N阱中每一个内的M存储器晶体管列和在多个电隔离子N阱中每一个内的N存储器晶体管行。
由单个N阱制造子阱的方法包括以下步骤注入P型衬底，以形成单个N阱，在单个N阱上施加光致抗蚀剂，蚀刻光致抗蚀剂，以形成多个孔，通过多个孔蚀刻多个沟槽，使该沟槽的深度超过该N阱并且穿透P型衬底，以形成多个电隔离子N阱，以及采用绝缘材料填充多个沟槽，其中该绝缘材料防止多个电隔离子N阱中每一个之间彼此导电。
下面结合附图对本发明的优选实施例进行更具体的描述将更好地展示本发明的前述和其它目的、特征和优点。
图1是已有技术中采用字节选择晶体管和行选晶体管的字节可选N沟道存储单元示意图。
图2是P沟道存储器晶体管的剖面图。
图3展示了已有技术，在该技术中P沟道存储器晶体管矩阵位于一个单一N阱中。
图4展示了本发明，该图所示的一个P沟道存储器阵列包括两个N阱，其中每个N阱具有一个独立可编程存储段。
图5是用于写操作的本发明的示意图。
图6是用于擦除操作的本发明的示意图。
图7是用于读操作的本发明的示意图。
图8是制造多个N阱的注入方法的剖面图。
图9是将N阱分段的沟槽形成方法的剖面图。
参见图4，P沟道存储阵列10包括P型衬底内的多个N阱，并且图中示出了多个独立可编程存储段。每个独立可编程存储段包括一个存储单元晶体管矩阵，该矩阵在图中示为单元行100和单元列200。图4所示的实施例将存储器阵列10的16个单元列200和多个单元行100分别分段成位于N阱301和302内的如图中虚线所示的两个独立可编程存储段。N阱301和302彼此电子隔离。
在该优选实施例中，在每个N阱段内具有8个存储器晶体管行，因此包括字节段。在每个N阱内具有公共数量的单元行100，并且行100的总数由所期望的存储阵列10尺寸决定。在图4中示出了N行存储器晶体管。虽然在图中未示出，但后面的讨论和接下来的框图表示了协助控制阵列10操作的选择晶体管。
在图4所示的实施例中，仅以字节格式示出了两个N阱和两个独立可编程存储段，即每个存储段有8个单元列，或总计为16个单元列。但是，本领域技术人员将认识到可能会附加有N阱段，这样在字节格式中生成有附加的独立可编程存储段。因此，对字节格式存储阵列10来说，独立可编程存储段的数量乘以8，即每个存储段的单元列200的数量等于阵列10中单元列200的总数量。
进一步说，每个独立可编程存储段可包括M个单元列，这里M小于或大于一字节。替换字节格式的单元列M200的数量对每个独立可编程存储段来说可包含为(但不限于)具有2,4,16,32和64个单元列200。可很容易地采用下面讨论的方法实现这些不同的存储器阵列10的几何结构。
每个独立可编程存储段包括多个独立可编程存储单位(unit)。独立可编程存储单位按与给定单元行100共有并在单一独立可编程存储段内的那些单元列200限定。单元列200和单元行100的交叉点限定为一个存储单元，它可以是如图5-7所示的单个存储器晶体管。这样，对图4所限定的几何结构来说，每个独立可编程存储单位包括8个存储单元。进一步说，给定独立可编程存储段的独立可编程存储单位的总数量等于单元行100的总数量(N)。
独立可编程存储单位的功能关系如下所述。单个独立可编程存储单位限定了存储器阵列10的最小或最窄部分，该部分由后面描述的写入或擦除操作寻址。另外，在公共单元行100内的所有独立可编程存储单位可由写入和擦除存储器操作来同时寻址。
参见图5，图中示出了本发明图4所示两字节段实施例的写入操作。从图5所示的本发明中可以看到，本发明去掉了MNOS已有技术中需要的字节选择晶体管。行选电路在存储器阵列10的外面。“传送门(pass gate)”(有时称为“选择门”)晶体管并入到存储器单元中，称为“拆分单元(split cell)”。
在该应用中，为了使惯用技术术语保持一致，下面如已有技术那样将遵循IEEE标准1005。对一个器件写或编程限定为将电子，即电荷置到存储器晶体管的浮栅上。擦除限定为从浮栅级上除去电子。
存储器阵列10包括多个P沟道存储器晶体管401-1至416-n，它们布置成典型的列/行矩阵。图中还示出了一行P沟道源极(source)选择晶体管501-516。对每个位线BL1-BL16来说仅需要一个源极选择晶体管501-516。
图中还示出了在单元组的周围用虚线画出的两个单独的N阱，该N阱附有独立可编程存储段。N阱301包含有8个存储器晶体管列(为了清楚起见仅示出了3个)和N存储器晶体管行。N阱302与N阱301相同，但N阱301与N阱302电隔离。值得注意的是，每个独立可编程存储段对应于一个N阱，这样，N阱的数量等于独立可编程存储段的数量。N阱301左上方的独立可编程存储单位被封闭在实线框中，以表明它是后面所述的写、擦除和读操作的目标独立可编程存储单位(即目标字节)。
每一行中的P沟道存储器晶体管401-1至416-n的控制电极与公共字线(WL)相连。对于写操作来说，字线可以处于地电位，即0伏，或具有相对较高的编程电压Vpp，即一般为12-20伏。当向目标独立可编程存储单位(即目标字节)写入时，存储器晶体管401-1至416-1的控制电极通过WL1被驱动至Vpp。由相对较高的Vpp，即电压生成了电场，同时如后面所述结合N阱301偏置到地电位，引起电子沿隧道通过，从N阱通过电介质层到达晶体管的浮栅，这样对晶体管进行编程，即写入。
相反，例如当采用WL2时，N阱301和存储器晶体管401-2至408-2的控制电极设置成地电位或0伏，离开这些条件，没有出现沿隧道通过，因为缺少电场。这样存储器晶体管401-2至408-2没有被编程，即未写入。
对于存储器晶体管409-2至416-2来说，N阱302在Vpp下，并且控制电极为地电位，导致P型反型层在每个存储单元409-2至416-2的多晶硅2层之下。由于BL9-16设置成0伏，并且存储器晶体管409-2至416-2的漏极电极被限制在反型层，因此在N阱301的表面控制电极和反型层之间没有电压。这样，即使N阱偏置至Vpp也没有沿隧道通过出现，因此排除了对存储器晶体管409-2至416-2的写操作。
任何特定列的存储器晶体管的漏极电极均与公共位线(BL)相连。对于写操作来说，每列BL1:8和BL9:16的位线设置为0伏。
在特定列中的每个存储器晶体管的源极电极通常与源极选择晶体管501-516相连。源极选择晶体管501-516受两个选择线SL1和SL2的控制。对于写操作来说，SL1设置成Vpp,SL2设置成地电位。
在如图5所示的写操作中，N阱301偏置到地电位。这样使得存储器晶体管401-1至408-1的浮栅之间受WL1和N阱301控制具有足够的电压。电子沿隧道通过，从N阱301通过电介质层到达电荷沉积的浮栅，从而实现写周期循环(参见图2)。相反，N阱302偏置到Vpp，从而不能在N阱302内的存储器晶体管409-1至416-1的控制电极之间生成足够的电压。没有足够的电压差，不会发生沿隧道通过，写周期循环不会实现。这样，在多个N阱本身来通过施加或偏置到不同的电压至少部分地实现字节选择的情况下，通过提供单独、隔离的N阱，使在任何行中的P沟道存储器晶体管可以字节可选段构成。
参见图6，该图描述了字节可选存储器阵列10的擦除操作。在该例中，字线WL1设置为地电位，使存储器晶体管401-1至416-1的浮栅容性耦合到低电压，使晶体管完全导通，从而生成一反型层。字线的其它部分WL2:n，选择线SL1:2和N阱301与302偏置到Vpp。N阱301的位线BL1:8设置为Vpp，使浮栅下面的反型层偏置到至Vpp。这引起电子从浮栅沿隧道通过至N阱301中的反型区域，并用来从存储器晶体管401-1至408-1的浮栅上去除电荷(参见图2)。
相反，当将WL1和BL9:16设置成地电位时，存储器晶体管409-1至416-1的反型层偏置到0伏，从而导致不出现沿隧道通过。这样，不实现对存储器晶体管409-1至416-1的擦除操作。在图6内由黑体矩形限定的目标独立可编程存储器单位(即目标字节)中，可通过将位线BL1-BL8设置成0伏或Vpp而将二进制模式输入到存储单元401-1至408-1中。位线设置至Vpp将擦除存储单元。位线设置成0伏将仍处于写或编程状态。
参见图7，图中示出了字节可选存储器阵列10的读操作。在该例中，WL1设置至VGR，即处于VDD和地之间的电压，该电压足以导通存储器晶体管401-1至416-1。字线WL2:n设置成VDD(一般为5伏)，该电压关断其余的存储器晶体管。N阱301和302也设置成VDD，该电压对CMOS技术中的P沟道晶体管而言是常见的“本体(body)偏置”。SL1设置成地电位，从而导通源选择晶体管。SL2设置成VDD，以便能选择晶体管源极电流。按上述条件设置，剩下位线BL1:16来控制读操作。为了读目标独立可编程存储器单位，BL1:BL8设置成VDDVR(VR的范围为1.0至1.5伏)，其使在存储器晶体管的源极和漏极之间生成电压，导致生成由读出放大器(未示出)读出的电流。BL9:16设置成VDD，因而在源极和漏极之间不生成所需的电压，这样禁止了该字节的存储器读取。
有各种工艺方法可用于生成多个N阱或将N阱分段成子阱。两种这样的方法包括采用p-n结隔离和电介质隔离。下面将描述这些方法中每一种的例子。
形成p-n结隔离的一种方法是在N阱格式出现的时刻采用光致抗蚀剂掩膜来注入位于P型衬底内的单独的N阱区域。图8示出了在去除光致抗蚀剂之前的采用该工艺过程的结果。该工艺过程从其上生长该注入缓冲氧化物的P衬底2开始。其次为施加光致抗蚀剂20并进行蚀刻，以形成注入用沟道。接下来蚀刻光致抗蚀剂20，因注入而形成两个N阱301和302。然后去除光致抗蚀剂20，并得到器件的其余部分。
N阱301和302彼此隔离是因为在P衬底上注入它们而形成有p-n结。为了在注入过程中使N阱彼此能够靠得更近，可在N阱之间注入P型材料，以增加注入之间的掺杂浓度。这将减少N阱横向扩散的程度，并减少了进入P型材料的耗尽区域的宽度。一般来说，N阱内有源区域之间将形成厚场氧化物，并且该场氧化物存在于N阱之间的P型区域上。
参见图9，采用电介质隔离方法的例子是开沟蚀刻和电介质充填，用于由初始的、单个的N阱生成多个子阱301a和302a，并使子阱之间的间隔最小。在该例中，子阱301a和302a是通过如下方式分隔而成的首先形成一个大的N阱，然后在硅衬底2上蚀刻一定深度的沟槽30，以便将N阱分割成所需数量和尺寸的子阱。沟槽的侧壁可能需要注入和氧化，或需要其它的钝化步骤，以便对于与它们邻接的结具备良好的电特性。然后采用隔离材料32或混合材料填充沟槽，以防止各N阱之间导电。
尽管已参考优选实施例对本发明进行了具体展示和描述，但对本领域技术人员来说应该理解，可以在不脱离本发明精神和范围的前提下对本发明的结构和具体细节进行修改。
权利要求
1．一种存储器阵列，包括在P型衬底内的多个N阱；以及多个独立可编程存储段；其中多个独立可编程存储段中的每一个位于一新型的单独的多个N阱之一内。
2．如权利要求1所述的阵列，其中多个N阱的数量与多个独立可编程存储段的数量相同。
3．如权利要求1所述的阵列，其中多个N阱中的每一个彼此之间电隔离。
4．如权利要求1所述的阵列，其中多个N阱中的每一个可独立偏置至一电位。
5．如权利要求1所述的阵列，其中多个独立可编程存储段中的每一个包括位于多个N阱中每一个内的M存储单元列；以及位于多个N阱中每一个内的N存储单元行。
6．如权利要求5所述的阵列，其中多个独立可编程存储段中的每一个还包括多个选择晶体管。
7．如权利要求1所述的阵列，其中多个独立可编程存储段中的每一个包括多个独立可编程存储部件。
8．如权利要求7所述的阵列，其中多个独立可编程存储部件中的每一个包括位于多个N阱其中之一内的多个存储单元列；以及位于多个N阱其中之一内的多个存储器晶体管行。
9．如权利要求8所述的阵列，其中多个存储单元列等于8个存储单元列。
10．如权利要求1所述的阵列，其中多个N阱其中之一偏置到近似为地电位，以便对多个N阱中偏置到近似为地电位的其中之一内的多个独立可编程存储段的其中之一进行有效的写操作。
11．如权利要求10所述的阵列，其中多个N阱中除该多个中之一N阱之外的其它N阱偏置到相对较高的电位，以便禁止对除该多个中之一的N阱之外的其它多个N阱内的多个独立可编程存储段进行写操作。
12．一种生成如权利要求1所述的存储器阵列的方法，包括以下步骤使缓冲氧化物在P型衬底上生长；向缓冲氧化物施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个N阱沟道；以及通过N阱沟道注入N阱。
13．一种生成如权利要求1所述的位于P型衬底内的多个N阱的方法，包括如下步骤使缓冲氧化物在P型衬底上生长；向缓冲氧化物施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个N阱沟道；以及通过N阱沟道注入N阱。
14．一种生成位于P型衬底内的多个N阱的方法，包括以下步骤使缓冲氧化物在P型衬底上生长；向缓冲氧化物施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个N阱沟道；以及通过N阱沟道注入N阱。
15．一种存储器阵列，包括P型衬底内的多个N阱；在多个N阱每一个内的M存储单元列；以及在多个N阱每一个内的N存储单元行。
16．如权利要求15所述的阵列，还包括在多个N阱每一个内的一行选晶体管。
17．如权利要求15所述的阵列，其中在多个N阱每一个内的N存储单元列和N存储单元行限定了一个独立可编程存储段。
18．一种存储器阵列，包括位于P型衬底内的一个N阱，其中该N阱被分段成多个电隔离子阱；在多个电隔离子阱中每一个内的N存储单元列；在多个电隔离子阱中每一个内的N存储单元行；以及在多个子阱中每一个内的一行选晶体管。
19．一种制造如权利要求18所述的存储器阵列的方法，包括以下步骤注入P型衬底，以形成单个N阱；在单个N阱上施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个孔；通过多个孔蚀刻多个沟槽，使该沟槽的深度超过该N阱并且穿透P型衬底，以形成多个电隔离子阱；以及采用绝缘材料填充多个沟槽，其中该绝缘材料防止多个电隔离子阱中每一个之间彼此导电。
20．一种制造如权利要求18所述的多个子阱的方法，包括如下步骤注入P型衬底，以形成单个N阱；在单个N阱上施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个孔；通过多个孔蚀刻多个沟槽，使该沟槽的深度超过该N阱并且穿透P型衬底，以形成多个电隔离子阱；以及采用绝缘材料填充多个沟槽，其中该绝缘材料防止多个电隔离子N阱中每一个之间彼此导电。
21．一种将P型衬底内的一个N阱分段成多个电隔离子阱的方法，包括如下步骤注入P型衬底，以形成单个N阱；在单个N阱上施加光致抗蚀剂；蚀刻光致抗蚀剂，以形成多个孔；通过多个孔蚀刻多个沟槽，使该沟槽的深度超过该N阱并且穿透P型衬底，以形成多个电隔离子阱；以及采用绝缘材料填充多个沟槽，其中该绝缘材料防止多个电隔离子阱中每一个之间彼此导电。
全文摘要
本发明公开了一种P沟道存储单元阵列,通过生成其上构成有各存储段的多个电隔离N阱,而将所述P沟道存储单元阵列分割成独立的可编程存储段。本发明还涉及用于生成多个包括p－n结隔离和电介质隔离的电隔离的N阱的方法。
文档编号H01L21/8234GK1310863SQ00800610
公开日2001年8月29日 申请日期2000年3月17日 优先权日1999年3月19日
发明者唐纳德·S·格伯, 兰迪·L·亚克, 肯特·D·休伊特, 贾恩保罗·斯帕迪尼 申请人:密克罗奇普技术公司