专利名称：一种晶圆阶段记忆体预烧测试电路及其方法
技术领域：
本发明是有关于一种记忆体电路预烧电路，特别是一种只需以四只接脚即可进行晶圆阶段预烧测试且可以减少预烧时间的电路。
传统烧机测试方法，通常是将记忆体晶片先封装后再进行测试，一次同时载入相当数量的封装晶片于烧机测试机台，以缩短测试时间，由于，不管记忆体的容量是大或小都得一次一个记忆单元进行，即使每一个记忆单元测试时间极短，测试一个完整晶片耗费的时间，以64百万位元(16×4M位元；16个I/O埠，X位址及Y位址各2K条即2K×2kbit＝4百万位元)的晶片为例，以一个一个记忆胞进行预烧测试就需要约24小时才能结束，换言之，每一位元需时860400秒/4M位元＝21.6ms/位元。
上述的传统方法，以单一已封装的晶片而言，测试时间很难再加以缩短，特别是如果记忆胞再更大时情况将更恶化，有鉴于上述的问题，本发明将提供一种缩短测试时间的方法，且更属于一种称为晶圆阶段测试方法，更要的是，电路简单，只需使用本发明的电路外加四只接脚即可。
本发明的另一目的是提供一次烧写测试一整条位址线，以大幅度缩短测试时间的方法(传统方法是一个一个记忆胞分别测试)。
本发明揭露一种只需以四只接脚的机台(VCC、VSS、B/I、CLOCK)即可进行晶圆阶段预烧测试记忆胞晶片，且可以减少预烧时间的晶片预烧测试电路至少包含B/I模式控制电路，用以切换复数条水平方向位址线成为预烧写模式或由水平方向位址线解码器控制模式；状态提供电路，用以提供一第一个二进位位元资料，以写入记忆胞晶片的资料输入端，及提供一第二个二进位位元，第二个二进位位元做为位址计数器电路信号输入，同时配合位址计数器电路产生的复数个信号输出即可提供复数条垂直方向位址线的解码器足够的控制信号，垂直方向位址线的每一条因此可以唯一的，并且是顺序地被开启；晶片预烧测试电路并包含一预烧与资料输入切换电路，用以切换正常资料与预烧写资料其中之一输入于晶片资料输入端。
其中上述的B/I模式控制电路具有一B/I控制端，当B/I控制端为高电位时，复数条水平方向位址线即被提升至高电位，以进入预烧测试阶段。此外当B/I控制端为高电位时，预烧与资料输入切换电路也被转为预烧测试图案可输入状态以使得上述第一个二进位位元资料，得以写入该记忆胞晶片的资料输入端。
有鉴于如发明背景所述，传统的预烧测试，由于需要水平方向位址线与垂直方向位址线(两相交位址线控制一位元记忆胞)轮流并一一测试，因此，即使每一位元单位测试极短，但对于高容量的记忆体晶片而言，就相当可观。唯一可以使整体时间成本减少，当视预烧测试机台的容量大小而定，此外，由于当机台容量大时，由于线路复杂而使得成本快速上升。
本发明所提供的方法可以大幅改善传统方法的问题，最主要所依据的原理，是因为将晶片上所有水平方向位址线(字线)由预烧控制电路控制，因此只有垂直方向位址线(位元线)需依序测试，一次可以以一条位址线为单位来测试，由此可以显著降低时间成本，特别是晶圆记忆胞容量愈大将愈显著。此外由于测试机台所用的控制接脚只有四只时钟(Clock；或称时序)、预烧模式(B/I控制)、电源(VCC)及接地(VSS)，因此将显著简化测试机台控制线路而达到降低成本的目的。
图号说明100-待预烧测试记忆胞晶片；110-水平方向位址线解码器电路120-垂直方向位址线解码器电路130-预烧模式控制电路140-状态产生器电路150-垂直方向位址线计数器电路160-预烧与资料输入切换电路X1、X2、X3-水平位址线解码器控制信号170时钟(CLOCK)1410、1420、1430、1510、1520、1530、1540、1580、1590、1600-正反器Ci1、Ci2、Ci3、Ci4、Ci8、Ci9、Ci10-正反器信号输入端Qo1、Qo2、Qo3、Qo4、Qo8、Qo9、Qo10-正反器信号输出端N1-水平方向解码器单元的输出端132、1630-反相器D0-汲极端S0-源极端1100-水平方向解码器用元1610、1620-传递闸预烧控制电路130具有一B/I端以接收预烧是否开始进行的信号，当B/I端收到由低电位至高电位的信号时，晶片100即开始进入预烧模式。当预烧控制端B/I在高电位，所有水平方向位址线的控制权由水平方向位址线解码器110转给预烧控制电路130，以使所有水平方向位址线都是高电位。此外，预烧与资料输入切换电路160的资料输入也由正常资料输入转由状态产生器电路140供给烧写(burn in)图案。而状态产生器电路140输出的最低位元信号提供记忆体晶片烧写的图案外，同时其输出的最高位元信号也提供垂直方向位址线计数器电路150最低位元信号以做为垂直方向位址线计数器电路150的输入信号。垂直方向位址线计数器电路150所产生的信号结合上述状态产生器电路140供给的最高位元信号，产生垂直方向住址线解码器120控制信号，以进行一条位址线、一条位址线的测试。
图2显示依据本发明设计的预烧与资料输入切换电路，包括一般资料或预烧的测试信号写入记忆胞的电路160说明图，包含两个传递闸(transmission gate)1610、1620，及一反相器1630。其中B/I端经由反相器1630连接传递闸1610的NMOS电晶体的闸极，此外B/I端直接连接传递闸1620的NMOS电晶体的闸极，其中传递闸1610、1620互相串接。传递闸1610的输入端为一般资料信号，传递闸1620的输入端为预烧的测试信号。传递闸1610的输出端与传递闸1620的输出端则互相连接并连接至晶片100的资料输入端。因此，不管B/I端输入高电位或低电位只有一种允许由两个传递闸1610、1620其中的一个输出，例如B/I端输入高电位时，预烧的测试信号将输入于晶片100的资料输入端，反之则只有一般资料信号允许输入于晶片100的资料输入端。
图3显示依据本发明设计的预烧控制电路130与水平方向解码器单元1100连结的局部示意图。水平方向解码器单元1100包含三条解码器控制信号X1、X2、X3选择一水平方向位址线的水平方向位址线W1的电路。解码器单元1100的NMOS电晶体部分包含三个NMOS电晶体MN1、MN2、MN3互为串联，PMOS电晶体部分包含三个互相并联的PMOS电晶体MP1、MP2、MP3。预烧控制电路130则由一NMOS电晶体MN0、一PMOS电晶体MP0并包含预烧模式控制端B/I所组成，其中PMOS电晶体MP0连接于电源VCC和解码器单元1100之间，NMOS电晶体MN0则以汲极端D0连接于水平方向解码器单元1100输出端N1，源极端S0接地而与解码器单元1100的NMOS电晶体并联。
上述预烧控制电路130与水平方向解码器单元1100所以称为局部示意图是因图中只显示其中的一水平方向位址线，而水平方向位址线以本发明的一实施例(16×4M bit)而言共2k条，即2048条，因此同样的电路共2048组。其次水平方向位址线需要211个状态才能分别择取2k条水平方向位址线，即11条控制线，才能产生足够的状态给水平方向位址线(X_Add)解码器110。而图3中仅以三条解码器控制信号线X1、X2、X3为了简化其电路以利于说明。熟悉相关技术人士当知如何扩充至实际需要的线路图，因此并不代表限制本发明的范围。电晶体MN0的开或关(turn on或turn off)是由B/I端所控制，不管解码器控制信号端X1、X2、X3输入为何，当B/I端为高电位时，电晶体MN0开启，NOT闸132输出高电位此时进入预烧模式。反之，B/I端为低电位时电晶体MN0关闭，字线W1高或低电位由解码器控制信号X1、X2、X3所决定，亦即和正常操作的记忆体是相同的。就本发明的实施例而言，每一字线都有相同的电晶体MN0与B/I端与水平方向解码器单元1100相耦合。
图4显示依据本发明设计的状态产生器140，包含三个附时钟控制的正反器1410、1420、1430，串接而成的环式计数器，附有一时钟CLK与一时锺反相(clock bar)CKB，以简化每一正反器设计，首先以VCC端做为正反器1410信号输入端Ci1，正反器1410输出端Qo1连接至正反器1420的输入端Ci2，正反器1420的输出Qo2再连接至正反器1430的输入端Ci3，正反器1430的输出Qo3则做为住址计数器的输入Y0。输出端Qo1在正相时钟CLK边缘上升时就进行一次变动，输出端Qo2则在Qo1高电位且正相时钟CLK边缘上升时才进行一次变动，输出端Qo3则在Qo2高电位且正相时钟CLK边缘上升时才进行一次变动，状态产生器400可以提供三位元状态即23状态，其中最低位元Qo1提供予记忆体资料输入端Z0测试图案，状态产生器140的最高位元输出端Qo3则提供给垂直位址线以做为位址计数器150的输入端Y0。因为只有在Qo3 Qo2 Qo1＝011(其中“1”代表高电位“0”代表低电位)变动为100或由111变动为000时才会再使位址计数器500的输入端Y0再变动一次，因此可以使得垂直住址线单位变换时间延长，由于电压可因此缓慢加入，因此可以避免记忆晶片局部损毁。
图5显示依据本发明设计的垂直位址线依序轮替的控制电路，位址计数器150示意图，图中显示位址计数器150如同状态产生器140的三位元状态，由十个正反器1510、1520、1530、1540、(1550、1560、1570；未图示)、1580、1590、及1600串接的环式计数器。例如常Y0是高电位时，时钟的时序需由低至高变动一次，Qo1才会变动一次，当Y1是高电位时，时钟的时序需由低至高变动一次，Qo2才会变动一次，依此类推。环式计数器150共可提供210个即1K状态，此外由于位址计数器140的输入端Y0本身(由状态产生器140最高位元产生)，因此共211个即2K状态，位址计数器方块140输出的九条控制线Y0、Y1、Y2、Y3、Y4、(Y5、Y6、Y7；未图示)、Y9及Y10用以做为垂直方向位址线解码器的控制信号。
图6显示B/I信号与CLK、Z0、Z1、Y0、Y1等相关时序变化示意图。Y2...Y8信号由于只是更高位元的信号而已，因此予以省略。熟悉相关技术人士当可轻松推知。
依据本发明的电路，而进行预烧机测试的操作程序如下1.首先将B/I信号由低拉高以进入预烧测试模式；2.产生时序信号并耦合至状态产生器150；3.所有字线因进入预烧测试模式而开启；4.预烧测试模式将传递闸1610开启以进入写入阶段；5.所有垂直位址线的缓冲器关闭；6.预烧测试模式连接位址计数器方块150，以开启计数，用以产生复数个信号以提供垂直方向解码器将预烧的测试资料一一写入垂直方向位址线输入端；7.预烧测试模式开启时序输入路径；8.时序输入于状态产生器140；9.状态产生器140送增加的信号至Y位址计数器；10.时序持续触动上述的电路，直至各垂直位址线全部预烧测试终了。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它在未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所述的权利要求范围内。
权利要求
1.一种晶圆阶段记忆体预烧测试电路，其特征在于该记忆胞晶片具有复数条水平方向住址线、复数条垂直方向位址线及资料输入端，晶片预烧测试电路至少包含B/I模式控制电路，用以切换该复数条水平方向位址线成为预烧写模式或由水平方向位址线解码器控制模式；状态产生器电路，提供一第一个二进位位元资料，以写入该记忆胞晶片的资料输入端；位址计数器电路，以该状态产生器电路产生的第二个二进位位元做为该位址计数器电路的信号输入，该位址计数器电路所产生的复数个信号及该状态产生器电路产生的第二个二进位位元，用以提供该复数条垂直方向位址线的解码器足够的控制信号，因此垂直方向位址线的每一条可以唯一的并且是顺序地被开启；及预烧与资料输入切换电路，用以切换正常资料与预烧写资料其中之一输入于该晶片资料输入端。
2.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I模式控制电路具有一B/I控制端，当该B/I控制端为高电位时，该所有复数条水平方向位址线被提升至高电位，以进入预烧测试阶段。
3.根据权利要求2所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I控制端连接于复数个NMOS电晶体的闸极，而每一NMOS电晶体的输出端连接于一反相器输入端与水平方向位址线解码器的每一输出端之间。
4.根据权利要求3所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I控制端高电位时，该复数个NMOS电晶体开启而使该反相器输出端输出高电位，当B/I控制端在低电位时该复数个NMOS电晶体关闭而使该复数条水平方向位址线受该水平方向解码器输入信号控制。
5.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生器电路至少提供两个二进位位元状态的计数器，最低位元(LSB)提供上述的预烧写资料，最高位元提供位址计数器电路一个二进位位元状态。
6.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生器电路至少提供三个二进位位元状态的计数器，最低位元(LSB)提供上述的预烧写资料，最高位元提供位址计数器电路一个二进位位元状态。
7.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生电路是一附时钟控制的环式计数器。
8.根据权利要求7所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生电路是以晶片电压源提供的电压做为该状态产生器电路中环式计数器的输入端。
9.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的位址计数器电路是一2n位元状态的环式计数器，以提供足够的状态下该复数条垂直方向位址线的解码器足够的控制信号。
10.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的位址计数器电路是一n位元附时钟控制的环式计数器，以提供2n状态予该复数条垂直方向位址线的解码器的控制信号，因此合并上述的第二个二进位位元，共可产生2n+1个状态。
11.根据权利要求1所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的预烧与资料输入切换电路至少包含两个传递闸(transmission gate)及一反相器，其中上述的B/I端经由该反相器连接第一个传递闸的NMOS电晶体的闸极，此外B/I端直接连接第二个传递闸的NMOS电晶体的闸极，其中该第一个传递闸与该第二个传递闸互相串接，该第一个传递闸传递闸的输入端为一般资料信号，该第二个传递闸的输入端为预烧的测试信号。该第一个传递闸与该第二个传递闸的输出端则互相连接并连接该晶片的资料输入端。
12.一种具有四只外接脚包含电压源端、接地参考电位端、时钟产生器端及B/I端的记忆胞晶片晶圆阶段预烧测试电路，其特征在于该晶片预烧测试电路至少包含B/I模式控制电路，以该B/I端所收受的信号切换该复数条水平方向位址线成为预烧写模式或由水平方向位址线解码器控制模式；状态产生器电路，以该电压源端做为该状态产生器电路的输入端以产生至少二个位元状态的信号；一第一个二进位位元资料，以写入该记忆胞晶片的资料输入端；位址计数器电路，以该状态产生器电路产生的最高位元信号做为该位址计数器电路的信号输入，该位址计数器电路所产生的复数个信号及该状态产生器电路产生的最高位元信号，用以提供该复数条垂直方向位址线的解码器足够的控制信号，因此垂直方向位址线的每一条可以唯一的并且是顺序地被开启；及预烧与资料输入切换电路，耦合该B/I模式控制电路的B/I端，并以该B/I端收受的信号切换正常资料与预烧写资料其中之一，以输入于该晶片资料输入端。
13.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I模式控制电路具有一B/I控制端，当该B/I控制端为高电位时，该所有复数条水平方向位址线被提升至高电位，以进入预烧测试阶段。
14.根据权利要求13所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I控制端连接于复数个NMOS电晶体的闸极，而每一NMOS电晶体的输出端连接于一反相器输入端与水平方向位址线解码器的每一输出端之间。
15.根据权利要求14所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的B/I控制端高电位时，该复数个NMOS电晶体开启而使该反相器输出端输出高电位，当B/I控制端在低电位时该复数个NMOS电晶体关闭而使该复数条水平方向位址线受该水平方向解码器输入信号控制。
16.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生器电路至少提供三个二进价位元状态的计数器，最低位元(LSBB)提供上述的预烧写资料，最高位元提供位址计数器电路一个二进位位元状态。
17.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的状态产生电路是一附时钟控制的环式计数器。
18.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的位址计数器电路是一2n位元状态的环式计数器，以提供足够的状态予该复数条垂直方向位址线的解码器足够的控制信号。
19.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的位址计数器电路是一n位元附时钟控制的环式计数器，以提供2n状态予该复数条垂直方向位址线的解码器的控制信号，因此合并上述的第二个二进位位元，共可产生2n+1个状态。
20.根据权利要求12所述的一种晶圆阶段记忆体预烧测试方法，其特征在于其中上述的预烧与资料输入切换电路至少包含两个传递闸(transmission gate)及一反相器，其中上述的B/I端经由该反相器连接第一个传递闸的NMOS电晶体的闸极，此外B/I端并直接连接第二个传递闸的NMOS电晶体的闸极，其中该第一个传递闸与该第二个传递闸是互相串接，该第一个传递闸的输入端为一般资料信号，该第二个传递闸的输入端为预烧的测试信号。该第一个传递闸与该第二个传递闸的输出端则互相连接并连接该晶片的资料输入端。
全文摘要
一种只需以四只接脚即可进行晶圆阶段预烧测试记忆胞晶片且可以减少预烧时间的电路；其中由于记忆胞晶片的复数条水平方向位址线在预烧模式下，被切换为高电位状态，因此复数条垂直方向位址线一一测试时为一次烧写测试一整条位址线，有别于传统方法的一个一个记忆胞分别测试，本发明测试时间因此可以大增；此外，由于是晶圆阶段的测试，因此，也和传统方法的封装后再测试不同。
文档编号H01L21/66GK1433058SQ0210175
公开日2003年7月30日 申请日期2002年1月17日 优先权日2002年1月17日
发明者杨文焜, 牟庆聪 申请人:裕沛科技股份有限公司