专利名称：具有浮置栅的半导体器件及其制造方法
技术领域：
本发明涉及一种具有浮置栅的半导体存储器，特别涉及元件隔离区上形成浮置栅的半导体器件及其制造方法。
背景技术：
每年，在推进高集成度的半导体存储器方面，作为对微细化的要求，为了满足设计规则的按比率缩小，所以在元件隔离形成阶段采用浅沟的元件隔离(以下记为STI-Shallow Trench Isolation)区域。
以下，以存储单元部分的形成方法为例，一边参照图1A到图1G一边说明现有半导体存储器的制造方法一例。
如图1A所示，半导体衬底100中形成STI区域101以后，在半导体衬底100上形成栅氧化膜102。其次，在栅氧化膜102上和STI区域101的一部分上边，形成浮置栅103。接着，该浮置栅103的一部分上边，用化学气相淀积法(以下记为CVD-Chemical Vapor Deposition)形成CVD硅氧化膜104。在该CVD硅氧化膜的侧面，同样形成CVD硅氧化膜侧壁105。
接着，如图1B所示，利用反应性离子蚀刻(以下记为RIE-Reactive IonEtching)技术，在STI区域101中形成沟106，使其到STI区域101上端的深度为50nm，同时使CVD硅氧化膜104和CVD硅氧化膜侧壁105薄膜化。
接着，如图1C所示，HF蒸汽清洗技术，除去浮置栅103上所形成的CVD硅氧化膜104和CVD硅氧化膜侧壁105。
接着，如图1D所示，用低压CVD(以下记为LP-CVD-Low Pressure ChemicalVapor Deposition)技术，淀积当作全体厚度20nm的ONO膜的栅间绝缘膜107。所谓ONO膜就是由硅氧化膜(O)/氮化硅膜(N)/硅氧化膜(O)的三层构成的绝缘膜，也可以称为共聚绝缘膜。
接着，如图1E所示，用LP-CVD技术，作为杂质，淀积注入P的厚度约100nm的多晶硅膜108，并用溅射技术淀积厚度约50nm的硅化钨膜109。多晶硅膜108和硅化钨膜109是作为半导体存储器的控制栅极功能的膜。下面，用LP-CVD技术，淀积厚度例如为200nm～230nm的氮化硅膜110。
接着，如图1F所示，除去氮化硅膜110的表面一部分厚度后，使氮化硅膜110的厚度减薄。另外，由特愿平11-350841号(特开2001-168306号)的图17到图25等已经公开了这种半导体存储器的构造和制造方法。在如以上制造的半导体存储器中，存在以下这样的问题。
关于图1C所示的制造工序，半导体存储器的露出表面如果附着金属之类物质，就会引起晶体缺陷或可靠性降低。为了防止这种现象并获得栅间绝缘膜107的良好绝缘特性，重要的是清洗基底表面，一般地说，进行对金属除去有效的稀氟酸清洗。在该稀氟酸处理中，各向同性蚀刻硅氧化膜。所以，如放大图1F包围部分Q的图1G所示，在浮置栅103下STI区域101露出面的横方向，也迂回蚀刻。
通过该蚀刻的绕入，浮置栅103的拐角部分，就在R和S两处介以栅间绝缘膜107，面对多晶硅膜108。在浮置栅103的拐角部分R和S，如指向多晶硅膜108方向的箭头所示，电力线集中，依存于该角部曲率半径电场局部增加。
该浮置栅的角部R、S，特别是在写入或擦除等存储单元工作的时候，加到栅间绝缘膜107上的电场局部集中，电场上升，就成为绝缘特性恶化的原因。即，存储单元写入/擦除特性恶化，或阈值离散增加的话，发生问题的可能性就高。
并且，在存储单元的写入、擦除、电荷保持的哪个状态下，也都是电场加到栅间绝缘膜107上，由于在这里集中电场而引起应力的缘故，绝缘破坏或漏电流增加就成为问题。
发明内容
本发明第1方面的具有浮置栅的半导体存储器，其特征是具备半导体衬底；埋入该半导体衬底内的元件隔离区，其表面比半导体衬底表面突出，其上面形成凹部，该凹部的上端形成坑洼；上述半导体衬底上边形成的栅绝缘膜；该栅绝缘膜上边、上述元件隔离区上面和坑洼上边形成的第1栅极；该第1栅极上边而且在上述元件隔离区的凹部和坑洼内形成的栅间绝缘膜；以及该栅间绝缘膜上边形成并埋入上述元件隔离区的凹部的第2栅极。
进而，本发明第2方面的具有浮置栅的半导体存储器，其特征是具备半导体衬底；埋入该半导体衬底内的元件隔离区，其表面比半导体衬底表面突出，其上面形成凹部，该凹部的上端形成坑洼；上述半导体衬底上边形成的栅绝缘膜；该栅绝缘膜上边和上述元件隔离区上面和坑洼上边形成。并在上述元件隔离区上边互相绝缘隔离的多个的第1栅极；在该多个第1栅极上边、上述元件隔离区的凹部和坑洼内形成，互相绝缘隔离上述多个第1栅极的栅绝缘膜；以及该栅绝缘膜上边形成并埋入上述元件隔离区凹部的第2栅极。
并且，本发明第3方面的具有浮置栅的半导体存储器的制造方法，其特征是具备在半导体衬底上边形成元件隔离区和栅绝缘膜；上述元件隔离区和上述栅绝缘膜上边形成第1栅极材料；隔离第1栅极材料，使其在上述元件隔离区上边留下上述第1栅极材料从而形成第1栅电极；在上述元件隔离区上边，形成宽度比隔离后的上述第1栅电极间的宽度要窄的凹部；在上述元件隔离区上边凹部端部的上述第1栅电极下的上述元件隔离区形成坑洼；在上述元件隔离区的凹部和上述第1栅电极上边形成栅间绝缘膜埋入上述元件隔离区的坑洼；以及在该栅间绝缘膜上边形成第2栅电极。
进而，本发明第4方面的具有浮置栅的半导体存储器的制造方法，其特征是具备在半导体衬底上边顺序形成栅绝缘膜和第1栅极材料；在上述栅绝缘膜、上述第1栅极材料和半导体衬底一部分之中形成沟；把绝缘材料埋入上述沟中，形成元件隔离区使其上面位于上述第1栅极材料上面的更上方；上述第1栅极材料和上述元件隔离区上边形成第2栅极材料；在上述元件隔离区上边隔离第2栅极材料，留下上述第2栅极材料，形成第2栅电极；在上述元件隔离区上边，形成宽度比隔离后的上述第2栅电极间的宽度要窄的凹部；在上述元件隔离区上边凹部端部的上述第2栅电极下的上述元件隔离区形成坑洼；在上述元件隔离区的凹部和上述第2栅电极上边形成栅间绝缘膜埋入上述元件隔离区的坑洼；以及在该栅间绝缘膜上边形成第3栅电极。
图1A～图1F是分别表示现有半导体存储器制造方法工序的剖面图，图1G是图1F包围部分Q的发大剖面图；图2是本发明第1和第2实施例半导体存储器的存储单元部分平面图；图3A是本发明第1实施例半导体存储器的存储单元部分的图2中“A-B”线上的剖面图，图3B是图3A中包围部分E的放大剖面图；图4是本发明第1实施例半导体存储器的存储单元部分在图2中“C-D”线上的剖面图；图5～图24是表示本发明第1实施例半导体存储器制造方法中表示存储单元部分的图2中“A-B”线上各个制造工序的剖面图；图25是图24中包围部分I的放大剖面图；图26是表示图24中包围部分I的蚀刻区的放大剖面图；图27和图28是表示本发明第1实施例半导体存储器制造方法中表示存储单元部分的图2中“A-B”线上各个制造工序的剖面图；图29～图32是表示本发明第1实施例半导体存储器制造方法中表示存储单元部分的图2中“C-D”线上各个制造工序的剖面图；图33是本发明第2实施例半导体存储器的存储单元部分的图2中“A-B”线上的剖面图；图34是本发明第2实施例半导体存储器的存储单元部分在图2中“C-D”线上的剖面图；图35～图54是表示本发明第2实施例半导体存储器制造方法中表示存储单元部分的图2中“A-B”线上各个制造工序的剖面图；图55是图54中包围部分P的放大剖面图；图56和图57是表示本发明第2实施例半导体存储器制造方法中表示存储单元部分的图2中“A-B”线上各个制造工序的剖面图；而且图58～图61是表示本发明第2实施例半导体存储器制造方法中表示存储单元部分的图2中“C-D”线上各个制造工序的剖面图；具体实施方式
以下，一边参照附图一边详细说明具有本发明浮置栅的半导体存储器及其制造方法。特别是作为其一例子，以存储单元部分的构成为主说明有关应用于非易失性存储器的情况。第1实施例存储单元部分的平面构造如图2所示，在上下方向，元件隔离区1空出一定间隔，形成多个条状。在与该元件隔离区1正交的左右方向，控制栅极2空出一定间隔，形成多个条状。不形成该元件隔离区1的区域就是元件区。
在该控制栅极2的一部分下方，空出一定间隔形成多个浮置栅3。该浮置栅3在图2中上下方向的长度等于控制栅极2。浮置栅3的图2中左右方向的长度比控制栅极2要小。图2中，作为元件隔离区1之间宽度的元件宽度X为，例如约100～150nm左右。并且，元件隔离区1的宽度Y为，例如约200～250nm。进而，浮置栅3相互间在图2中的左右方向之间距离X为，例如约70～100nm左右。
图2中“A-B”线上的剖面图示于图3A。半导体衬底5中，形成多个元件隔离区1。在这里，埋入半导体衬底5内的元件隔离区1的深度为，例如约200～250nm。该元件隔离区1由HDP(高密度等离子体)-CVD氧化膜形成。该元件隔离区1具有上表面从半导体衬底5上表面向上方突出的部分。该突出部分在其中央部形成凹部6。该凹部6的上端部形成坑洼7。
半导体衬底5上边，例如由氮氧化物形成作为栅绝缘膜的栅氧化膜(隧道氧化膜)8，其厚度为，例如约5nm～10nm左右。在栅氧化膜8上边和元件隔离区1突起的一部分上边形成的浮置栅9，例如其厚度约150nm～200nm左右。形成多个浮置栅9，互相隔离的区域位于元件隔离区1上边。浮置栅9将其下面形成于作为栅绝缘膜的栅氧化膜8上边和元件隔离区1上边，浮置栅9厚度要形成大致均匀厚度，所以浮置栅9的上面，成为对应下面高度位置而有凹凸的形状。
在该浮置栅9上、元件隔离区1的凹部6上和洼7内，形成栅间绝缘膜10。该栅间绝缘膜10，例如由ONO膜形成，其厚度，形成硅氧化膜例如约5nm左右、其上的氮化硅膜厚度约7nm左右、其上的硅氧化膜例如约5nm左右。在这里，全部用栅间绝缘膜10埋入浮置栅9的下端部与元件隔离区1突起部上端部之间的坑洼7。栅间绝缘膜10对应其下面的高度在上面形成凹凸。
栅间绝缘膜10上边，形成作为第2栅极一部分的多晶硅层11，并埋入元件隔离区1的凹部6。多晶硅层11对应其下面的高度而在其上面形成凹凸。
除埋入元件隔离区1上凹部6内的部分以外的栅间绝缘膜10上的多晶硅层11以例如约7Onm～100nm左右形成其厚度。
该多晶硅层11上边，以其厚度例如约40nm～60nm左右形成硅化钨层12。该硅化钨层12对应下面高度而在上面形成凹凸。该硅化钨层12和多晶硅层11起控制栅极2功能。硅化钨层12上边，形成氮化硅层13例如约100nm左右。
在这里，例如元件隔离区的凹部6宽度为约100nm左右，栅间绝缘膜10的膜厚为约20nm左右，埋入凹部6的多晶硅层11宽度为约60nm左右。
在这里，图3A中用符号E表示的虚线区域放大图示于图3B。这里，用浮置栅9上端部的虚线表示的区域F中，发生以箭头表示的电场。与此相反，在用浮置栅9下端部的虚线表示的区域G中，由厚的栅间绝缘膜10覆盖浮置栅9的角部，所以不发生电场。即，栅间绝缘膜10由下方的硅氧化膜14、其上的氮化硅膜15和其上的硅氧化膜16形成。坑洼7内，最初在露出的表面上形成硅氧化膜14，并在其上厚厚地形成氮化硅膜15，使其弯曲并重叠起来。
在以浮置栅9下方角部中心线作为直线H表示的方向，从浮置栅9下方角部达到多晶硅层11之间跨过2次，存在栅间绝缘膜10，其间的栅间绝缘膜厚度因为倾斜横截坑洼7，与本来的栅间绝缘膜10厚度相比变得极长，所以不会发生电场。
下面，图2中的“C-D”线上的剖面图示于图4中。半导体衬底5上边，形成栅氧化膜8。该栅氧化膜8上的栅极形成区，形成由浮置栅9、栅间绝缘膜10、多晶硅层11、硅化钨层12、及氮化硅层13构成的多层栅电极4。这里，在多层栅电极4间的半导体衬底5表面附近，形成将成为晶体管源区和漏区的杂质区(图未示出)。
在这里，多层栅电极4的栅宽M为例如约150nm～170nm左右，多层栅电极4的间隔宽度N为例如约150nm～170nm左右。
按照本第1实施例的半导体存储器，浮置栅的下部角部G，由于在蚀刻绕入浮置栅下的部分，折叠式淀积栅间绝缘膜，所以可以避免电场集中。因此，栅间绝缘膜的电场集中部分相对于现有可以减少一半，因此可以抑制存储单元的写入、擦除工作特性的恶化、阈值离散、以及电荷保持特性等可靠性恶化的发生。
这样，构造上避免引起向浮置栅角部栅间绝缘膜的电场集中，由于减轻电场集中造成的栅间绝缘膜耐压恶化或漏电流增加，所以能够提高半导体存储器的可靠性。即，在浮置栅的上、下端双方以往发生的电场集中，避免了在下端发生，所以电场集中减半。进而，因进行多次写入擦除工作时的应力，能够防止栅间绝缘膜引起绝缘破坏，或漏电流发生多，陷入没有把电子存到浮置栅内的状态，提高可靠性。
接着，说明有关本第1实施例的半导体存储器制造方法。首先，用图5到图28说明图2中所示“A-B”线上的剖面。
如图5所示，例如在由硅衬底构成的半导体衬底5上边，用干式氧化技术，形成例如厚度约20nm的硅热氧化膜20，进而用LP-CVD技术，淀积例如厚度约为300nm的氮化硅膜21。氮化硅膜21充当半导体衬底5的沟加工中所用的掩蔽材料，和作为CMP时阻挡层的任务。
接着，如图6所示，按例如厚度约600nm，全面涂布光刻胶22以后，用光刻技术，把光刻胶22加工成要求的元件隔离图案。
接着，如图7所示，以光刻胶22为掩模，用RIE技术，加工氮化硅膜21和硅热氧化膜20。然后，如图8所示，用灰化技术除去光刻胶22。然后，如图9所示，以氮化硅膜21为掩模，用RIE技术加工半导体衬底5，形成将成为元件隔离区的例如深度约250nm的沟23。在这里，沟23的深度就是从半导体衬底5表面到沟23底的长度。
接着，如图10所示，用HDP-CVD技术，淀积例如厚度约700nm的CVD硅氧化膜24，埋入沟23内，用STI技术形成元件隔离区。
接着，如图11所示，用CMP技术，削减CVD硅氧化膜24，使其上表面平坦化。这时，氮化硅膜21执行阻挡层的任务。而且，进行氮气气氛中的热处理，使CVD硅氧化膜24致密化。在这里，通过CMP处理，残余的氮化硅膜21厚度为，例如约100nm左右。氮气气氛中的热处理，例如约900℃左右，实行约1小时。另外，要利用施行湿式蚀刻法时的选择比表示致密化的话，刚成膜以后不久，CVD硅氧化膜24对硅热氧化膜20为例如约1.3倍，而进行致密化后，CVD硅氧化膜24对硅热氧化膜20就例如约1.2倍左右。
接着，如图12所示，用湿式蚀刻技术，除去氮化硅膜21。然后，如图13所示，用湿式蚀刻技术，除去硅热氧化膜20。在这里，湿式蚀刻法是各向同性蚀刻法，所以CVD硅氧化膜24的上端部25带有圆形并成为倒角的形状。因此，通常蚀刻厚度为硅热氧化膜20膜厚的约1.5倍，CVD硅氧化膜24在其表面或角部，例如被除去约40nm左右。
接着，如图14所示，用干式氧化技术，形成例如厚度约10nm的硅氧化膜8担当存储单元的隧道氧化膜的任务。
接着，如图15所示，用LP-CVD技术，淀积例如厚度约100nm，作为杂质磷注入的多晶硅层26。该多晶硅层26以后就是浮置栅的膜。进而，作为用于加工多晶硅层26的掩蔽材料，用LP-CVD技术，淀积例如厚度约200nm的CVD硅氧化膜27。
接着，如图16所示，按例如厚度约600nm，全面涂布光刻胶28以后，用光刻技术，把光刻胶28加工成要求的浮置栅图案。
接着，如图17所示，用RIE技术，以光刻胶28为掩模，把多晶硅层26作为阻挡层，加工CVD硅氧化膜27。然后，如图18所示，用灰化技术，除去光刻胶28。然后，如图19所示，用LP-CVD技术，淀积CVD硅氧化膜29，例如约50nm。
接着，如图20所示，用RIE技术，以多晶硅层26为阻挡层，加工CVD硅氧化膜29，在CVD硅氧化膜27侧面上形成CVD硅氧化膜侧壁30，使多晶硅层26露出。CVD硅氧化膜27侧面残留的CVD硅氧化膜侧壁30的宽度设为例如约30nm左右。
接着，如图21所示，用RIE技术，以CVD硅氧化膜24为阻挡层，加工多晶硅层26。这里的RIE中，与硅氧化膜的选择比选用比较高的条件，向横向的蚀刻几乎没有进行，而且CVD硅氧化膜侧壁30的宽度也大体不变。另外，用作浮置栅间隔的大小，例如约100nm左右。
接着，如图22所示，用LP-CVD技术，淀积CVD硅氧化膜侧壁31例如约20nm。然后，加工图23所示那样的CVD硅氧化膜侧壁31、24、27和CVD硅氧化膜侧壁30，在CVD硅氧化膜24中形成例如约50nm深度的沟32。在这里，沟32的宽度L为例如约100nm左右。该沟32上方的CVD硅氧化膜24上边残留的CVD硅氧化膜侧壁31厚度为例如约3nm左右。该厚度相当于从沟32底端到多晶硅层26顶端的距离。
接着，如图24所示，采用HF蒸气清洗技术，选择性除去CVD硅氧化膜27、31和CVD硅氧化膜侧壁30，在CVD硅氧化膜24上方形成凹部6。该工序的目的就是给STI的沟32内埋入以后成为控制栅极的多晶硅膜，对存储单元间进行电屏蔽，抑制存储单元间的寄生电容，并减轻单元写入阈值离散。即，通过CVD硅氧化膜24中的静电电容，通过在CVD硅氧化膜中挖孔，使其距离伸长，降低邻接的浮置栅间的寄生电容。
写入阈值的离散，因读出工作时邻接单元寄生电容的影响，随邻接单元的浮置栅中电荷状态而改变影响量，便发生阈值明显变化。
HF蒸气清洗技术是一种因硅氧化膜中微量水分浓度差就能够变更蚀刻对象膜的技术，利用该技术，对热处理后的水分浓度低的CVD硅氧化膜24，仅选择性除去没有热处理的CVD硅氧化膜27、31和CVD硅氧化膜侧壁30。在这里，沟部的宽度约为100nm左右。
这里，放大表示用图24中的多晶硅层26端部周围的实线包围部分1的示意图，示于图25中。如图25所示，依靠CVD硅氧化膜侧壁31，与沟32之间产生距离J。该距离J选择比用氢氟酸处理CVD硅氧化膜24的蚀刻量K还大的这种条件。
接着，如图26所示，由于产生距离J，进行栅间绝缘膜淀积前处理的稀氟酸处理。通过该处理，所蚀刻的区域只有蚀刻量K在等方向被蚀刻，因而就是图26虚线包围部分的蚀刻区35。该蚀刻区35用稀氟酸处理除去，在CVD硅氧化膜24上部端的蚀刻绕入部分，在横向也绕入蚀刻，形成坑洼7。金属类材料附着于半导体存储器的露出表面的话，会引起晶体缺陷或可靠性降低，为了获得栅间绝缘膜10的良好绝缘特性，基底表面的清洗很重要，进行有效除去金属的稀氟酸清洗。在氟酸处理中，进行蚀刻1～2nm左右的氧化膜。由于进行该该稀氟酸处理，CVD硅氧化膜24的露出面也受蚀刻。多晶硅层26的沟32表面区也受蚀刻。
接着，如图27所示，用LP-CVD技术，在坑洼7内折叠淀积ONO膜，把总厚度例如约20nm的ONO膜作为栅间绝缘膜10。
就是，在ONO膜淀积前，设定浮置栅的距离J使其比用氟酸处理的蚀刻量大。进而以后，ONO膜深入到浮置栅与元件隔离区上表面之间。
接着，如图28所示，用LP-CVD技术，淀积磷注入的厚度约100nm的多晶硅层11作为杂质，用溅射技术，淀积例如厚度约50nm的硅化钨层12。然后，用LP-CVD技术，淀积厚度约200nm的氮化硅层13。
在这里，形成多晶硅层11，膜厚为例如约5nm～500nm。该多晶硅层11，根据情况，也可以用多晶硅硅化物(polycide)或金属形成。这里，多晶硅硅化物，可以应用例如，WSi、NiSi、MoSi、TiSi、CoSi等。并且，该多晶硅层11，也可以在形成时采用不掺杂质的单晶硅，在以后的制造工序中，离子注入磷、砷、硼等杂质进行加热变成多晶硅。
在这里，从该图18所示的工序到图20所示的工序的目的就是一个，争得相当于图6的元件隔离区和元件区的图案与相当于图16的浮置栅图案的重合裕度。进而，目的在于争得浮置栅的表面积，即通过争得存储单元的耦合比，形成有效地把电压传送给将成为隧道氧化膜的栅氧化膜的构连。
接着，用图4和图29到图32，说明用图2的“C-D”线上剖面图的半导体存储器的制造方法。
在位于图2“A-B”线上制造工序剖面图的图28所示阶段的图2“C-D”线上的剖面图相当于图29。即，图29中，遍及图的左右方向，成为在半导体衬底5上边，顺序层叠栅氧化膜8、浮置栅9、栅间绝缘膜10、多晶硅层11、硅化钨层12、以及氮化硅层13的状态。
接着，如图30所示，按例如厚度约600nm，涂布光刻胶40以后，用光刻技术，把光刻胶40加工成要求的图案。
接着，如图31所示，以光刻胶40为掩模，用RIE技术加工氮化硅层13，在开口部露出硅化钨层。
接着，如图32所示，用灰化技术，除去光刻胶40，露出氮化硅层13表面。
接着，如图4所示，以氮化硅层13为掩模，用RIE技术加工，加工硅化钨层12、多晶硅层11、栅间绝缘膜10、及浮置栅9，获得要求的栅极构造。
即，为浮置栅9进行蚀刻之际，采用对于栅氧化膜8选择比高的条件，在半导体衬底5上边留下栅氧化膜8。然后，进行氧化，谋求进入半导体衬底和栅氧化膜端的等离子体或离子轰击引起的损伤得以恢复和硅化钨层12的晶体化并进行降低电阻。
进而，虽然此后的工序没有图示出来，但是形成扩散层以后，淀积层间薄膜，形成接触和布线，形成MISFET。
按照第1实施例，在制造半导体存储器的时候，采用STI技术形成元件隔离区，对浮置栅加工后露出的STI部分挖沟，由于有形成栅间绝缘膜时的前处理引起的绕入蚀刻，如图3所示，在构造上避免发生电场集中于浮置栅角部的栅间绝缘膜，因此减轻电场集中造成的栅间绝缘膜耐压恶化或漏电电流增加，所以能够提高半导体存储器的成品率和可靠性。
并且，制造后，在初期几次写入/擦除工作阶段，栅间绝缘膜可以防止发生绝缘破坏，或可以防止漏电电流很多，陷入没有把电子存入浮置栅内的状态，提高成品率。
进而，在多次进行写入/擦除工作时的应力下，栅间绝缘膜可以防止发生绝缘破坏，或防止漏电电流发生很多，陷入没有把电子存入浮置栅内的状态，提高成品率。
第2实施例利用图33和图34，说明本实施例这样的半导体存储器构连该半导体存储器其平面构造与第1实施例同样，如图2所示。该图33的剖面图相当于图2中“A-B”线上的剖面。
半导体衬底5中形成多个元件隔离区1。这里，埋入到半导体衬底5内的元件隔离区1深度为例如约200～250nm左右。该元件隔离区1用HDP-CVD氧化膜形成。该元件隔离区1具有其上面比半导体衬底5上表面还向上方突出的部分。该突出的部分，在其中央部形成凹部6。在该凹部6的上端部，形成坑洼7。
半导体衬底5上边，例如由硅化钨形成栅氧化膜(隧道氧化膜)42，其厚度例如为约5nm～10nm左右。
形成于栅氧化膜42上边和元件隔离区1的突起一部分上边的浮置栅由第1多晶硅层43、其上淀积的第2多晶硅层44构成，例如形成其厚度约150nm～200nm左右。形成多个由第1多晶硅层43和其上层叠的第2多晶硅层44构成的浮置栅，互相隔离的区域位于元件隔离区1上边。
第1多晶硅层43在栅氧化膜42上边形成其下面，在第1多晶硅层43和元件隔离区1上边形成第2多晶硅层44，由于大体上均匀形成第2多晶硅层44的厚度，第2多晶硅层44的上面对应下面高度位置构成有凹凸的形状。
在该第2多晶硅层44上、元件隔离区1的凹部6上和坑洼7内，形成栅间绝缘膜45。该栅间绝缘膜45例如由ONO膜形成，其厚度，形成硅氧化膜为例如约5nm左右，其上的氮化硅膜厚度为约7nm左右，其上的硅氧化膜为例如约5nm左右。在这里，全部以栅间绝缘膜45埋入第2多晶硅层44的下端部与元件隔离区1突起部上端部之间的坑洼7内。栅间绝缘膜45对应其下面的高度而在其上面形成凹凸。
在栅间绝缘膜45上边形成多晶硅层46，填满元件隔离区1的凹部6。多晶硅层46对应其下面的高度而在其上面形成凹凸。除埋入元件隔离区1上凹部6内的部分以外的栅间绝缘膜45上边形成的多晶硅层46，其厚度为例如约70nm～100nm左右。
在该多晶硅层46上边，形成硅化钨层47，其厚度例如约40nm～60nm左右。该硅化钨层47对应其下面的高度而在其上面形成凹凸。该硅化钨层47和多晶硅层46起控制栅极功能。在该硅化钨层47上边形成氮化硅层48，例如厚度约100nm左右。
在这里，例如元件隔离区的凹部6宽度为约100nm左右，栅间绝缘膜45的膜厚为约20nm左右，埋入凹部6的多晶硅层46宽度为约60nm左右。在该图33中的浮置栅下部角部的构造是与第1实施例同样，就是与图3B构造同样。
接着，在图34中，示出图2的“C-D”线上的本实施例的剖面图。半导体衬底5上边，形成栅氧化膜42。该栅氧化膜42上边的栅极形成区上，形成由包括第1多晶硅层43和第2多晶硅层44的浮置栅、栅间绝缘膜45、多晶硅层46、硅化钨层47、氮化硅层48构成的多层栅电极49。这里，在多层栅电极49间的半导体衬底5表面附近，形成将成为晶体管的源·漏的杂质区(图未示出)。
在这里，多层栅电极49的栅极宽度为例如约150nm～170nm左右，多层栅电极49间的间隔宽度N为例如约150nm～170nm左右。
按照本实施例的半导体存储器，可以获得第1实施例同样的效果。
下面，说明本实施例的半导体存储器制造方法。本制造方法的特征是在元件隔离区形成以前，形成隧道氧化膜和将成为浮置栅一部分的多晶硅膜。以下，将其叫做浮置栅先行制作工艺。
首先，利用图33和图35到图57，说明示于图2的“A-B”线上的剖面图。
如图35所示，在由硅等组成的半导体衬底5上边，用干式氧化技术，形成以后起隧道氧化膜功能的栅氧化膜42的例如厚度约10nm的硅热氧化膜(栅氧化膜)50。接着，用LP-CVD技术，淀积厚度50nm注入磷的第1多晶硅层51，作为以后变成浮置栅一部分的杂质。
其次，用LP-CVD技术，淀积厚度300nm的氮化硅膜52。氮化硅膜52充当用于半导体衬底5的沟加工掩蔽材料和CMP时的阻挡层的任务。
接着，如图36所示那样全面地涂布光刻胶53，例如厚度约600nm以后，用光刻技术，把光刻胶53加工成要求的元件隔离图案，并使氮化硅膜52的一部分表面露出。
接着，如图37所示，以光刻胶53为掩模，把第1多晶硅层51加工成阻挡层，用RIE技术加工氮化硅膜52，露出第1多晶硅层51的一部分表面。
接着，如图38所示，用灰化技术除去光刻胶53，露出氮化硅膜52的表面。
接着，如图39所示，以氮化硅膜52为掩模，把硅热氧化膜50变成阻挡层，用RIE技术，加工第1多晶硅层51。同样，以氮化硅膜52为掩模，把半导体衬底5变成阻挡层，用RIE技术，加工硅热氧化膜50，露出半导体衬底5的一部分表面。
接着，如图40所示，以氮化硅膜52为掩模，用RIE技术，加工半导体衬底5，在半导体衬底5中，形成元件隔离区的深度例如约250nm的沟55。
接着，如图41所示，用HDP-CVD技术，淀积厚度例如约700nm的CVD硅氧化膜56，埋入沟55，并形成硅热氧化膜50作为栅氧化膜42。
接着，如图42所示，用CMP技术，磨削CVD硅氧化膜56上表面，使其平坦化。这时，氮化硅膜52充当阻挡层的作用。进而，在氮气氛中进行热处理，使CVD硅氧化膜56致密起来。
接着，如图43所示，用湿式蚀刻技术，除去氮化硅膜52，露出第1多晶硅层51的上表面。然后，如图44所示，用湿式蚀刻技术，对CVD硅氧化膜56进行各向同性蚀刻，在高度方向、水平方向各自蚀刻例如约20nm。将第1多晶硅层51形成为第1多晶硅层43。CVD硅氧化膜56的上端部57带圆形成为倒角的形状。该工序是以除去前面工序中的氮化硅膜52，减轻CVD硅氧化膜56突出台阶大小为目的。
接着，如图45所示，用LP-CVD技术，淀积厚度为例如约100nm的注入杂质磷的第2多晶硅层58。该第2多晶硅层58与第1多晶硅层43合并，以后就是浮置栅的膜。进而作为用于加工第2多晶硅层58的掩蔽材料，用LP-CVD技术，淀积厚度为例如约200nm的CVD硅氧化膜59。
接着，如图46所示，全面涂布厚度为例如约600nm光刻胶60以后，用光刻技术，把光刻胶60加工成要求的浮置栅图案，露出CVD硅氧化膜59的一部分表面。
接着，如图47所示，用RIE技术，以光刻胶60为掩模，把第2多晶硅层58作为阻挡层，加工CVD硅氧化膜59。然后，如图48所示，用灰化技术，除去光刻胶60，露出光CVD硅氧化膜59表面。然后，如图49所示，用LP-CVD技术，淀积厚度例如约50nm的CVD氧化膜61。然后，如图50所示，用RIE技术，把第2多晶硅层58作为阻挡层，加工CVD氧化膜61，在CVD硅氧化膜59侧面形成CVD硅氧化膜侧壁62。
接着，如图51所示，用RIE技术，把CVD硅氧化膜56作为阻挡层，加工第2多晶硅层58，露出CVD硅氧化膜56的一部分表面。
接着，如图52所示，用LP-CVD技术，在露出的CVD硅氧化膜56、第2多晶硅层58、CVD硅氧化膜59、和CVD硅氧化膜侧壁62露出的表面上边，淀积例如约20nm的CVD硅氧化膜63。
接着，如图53所示，用RIE技术，加工CVD硅氧化膜63、56、和CVD硅氧化膜侧壁62，形成具有深度例如约50nm的沟64。在这里形成的沟64底面深度，比形成第1多晶硅层43底面还深。这里，残留的CVD硅氧化膜63厚度为例如约10nm左右。并且沟64的宽度为例如约80nm左右。
接着，如图54所示，用HF蒸气清洗技术，选择性除去CVD硅氧化膜59、62、63。
在这里，把放大表示图54中第2多晶硅层58端部周围用实线包围部分P的示意图，示于图55。如图55所示，由于CVD硅氧化膜63，在与沟64之间产生距离J。这里，在第2多晶硅层58的CVD硅氧化膜56上附近的放大图，如图55所示，形成距离J比进行稀氟酸处理的区域宽度K要大。该距离J选择比氟酸处理的CVD硅氧化膜56蚀刻量K要大这样的条件。
接着，如图55所示，根据产生距离J，进行作为栅间绝缘膜的淀积前处理的稀氟酸处理。根据该处理而被蚀刻的区域。因为只有蚀刻量K被各向同性蚀刻，所以变成图55中虚线包围部分的蚀刻区65。通过稀氢氟酸处理除去该蚀刻区65，并形成元件隔离区1，对其上部端蚀刻绕入部分来说，蚀刻也绕到横向形成坑洼7。如果半导体存储器的露出表面附着金属类材料的话，会引起晶体缺陷或可靠性降低，为了获得绝缘特性良好的栅间绝缘膜45，清洗基底表面就很重要，在金属除去方面进行有效的稀氟酸处理。
关于氟酸处理，通过蚀刻1～2nm左右的部分氧化膜进行。通过进行该氢氟酸处理，也蚀刻CVD硅氧化膜56的露出表面。面对第2多晶硅层58的沟64的区域也被蚀刻。
接着，如图56所示，用LP-CVD技术，如折叠的样子在坑洼7内淀积ONO膜，把总厚度例如约20nm的ONO膜作为栅间绝缘膜45。
即，在淀积ONO膜之前，设定浮置栅的距离使其比氟酸处理的蚀刻量要大。进而以后，使ONO膜深入到浮置栅与元件隔离区上表面之间。
接着，如图56所示，用LP-CVD技术，淀积总厚度为约20nm的ONO膜的栅间绝缘膜45。
接着，如图57所示，用LP-CVD技术，淀积磷注入的厚度为例如约100nm的多晶硅层46作为杂质。用溅射技术，进而在其上淀积厚度为例如约50nm的硅化钨层47。该多晶硅层46和硅化钨层47以后将成为控制栅极的膜。
接着，用LP-CVD技术，在硅化钨层47上边淀积厚度为例如约200nm的氮化硅层48。
接着，用图34和图58到图61，说明图2中所示的“C-D”线上的剖面。
图57所示工序中的“C-D”线上剖面相当于图58。
即，图58中，在图左右方向范围内，在半导体衬底5上边，构成顺序层叠栅氧化膜42、第1多晶硅层43、第2多晶硅层44、栅间绝缘膜45、多晶硅层46、硅化钨层47、和氮化硅层48的状态。
接着，如图59所示，涂布例如厚度约600nm的光刻胶66以后，用光刻技术，把光刻胶66加工成要求的图案。
接着，如图60所示，以光刻胶66为掩模，用RIE技术加工氮化硅层48，在开口部露出硅化钨层47。
接着，如图61所示，用灰化技术除去光刻胶66，露出氮化硅层48表面。
接着，如图34所示，以氮化硅层48为掩模，用RIE技术，加工硅化钨层47、多晶硅层46、栅间绝缘膜45、第2多晶硅层44、和第1多晶硅层43，得到要求的栅极构造。
即，在蚀刻第2多晶硅层44和第1多晶硅层43之际，对栅氧化膜42采用选择比高的条件，在半导体衬底5上边留下栅氧化膜42。
接着，进行氧化，谋求进入半导体衬底或栅氧化膜端的等离子体或离子轰击的损伤恢复和使硅化钨层47晶体化，进行低电阻化。
进而，此后的工序虽然没有图示出来，但是形成扩散层后，淀积层间膜，形成接触、布线，形成MISFET。
按照本实施例的制造方法，可以达到与第1实施例的制造方法得到的效果同样的效果。而且，由于在元件隔离区前先制作浮置栅，防止在元件区与元件隔离区边界上发生坑洼，提高可靠性。
上述第1和第2实施例适用于有各种浮置栅的，代表快速存储器的非易失性存储器。
按照本发明，减轻电场向浮置栅角部的栅间绝缘膜集中引起的耐压恶化和漏电增加，能够提供一种提高可靠性和成品率的半导体存储器及其制造方法。
权利要求
1.一种具有至少一个浮置栅的半导体存储器，其特征是具备半导体衬底；埋入该半导体衬底内的至少一个元件隔离区，其表面比半导体衬底表面突出，其上面形成有凹部，该凹部的上端形成有坑洼；上述半导体衬底上边形成的栅绝缘膜，该栅绝缘膜上边、上述元件隔离区上面和坑洼上边形成的第1栅极，该第1栅极上边而且在上述元件隔离区的凹部和坑洼内形成的栅间绝缘膜；以及在该栅间绝缘膜上边形成并埋入上述元件隔离区的凹部的第2栅极。
2.根据权利要求1所述的半导体存储器，其特征是上述第1栅极是浮置栅，上述第2栅极是控制栅极，上述栅间绝缘膜是ONO绝缘膜。
3.根据权利要求1所述的半导体存储器，其特征是上述元件隔离区上面的凹部表面位于上述半导体衬底表面更下方。
4.一种具有浮置栅的半导体存储器，其特征是具备半导体衬底；埋入该半导体衬底内的元件隔离区，其表面比半导体衬底表面突出，其上面形成有凹部，该凹部的上端形成有坑洼，在上述半导体衬底上边形成的栅绝缘膜；在该栅绝缘膜上边和上述元件隔离区上面和坑洼上边形成并在上述元件隔离区上边互相绝缘隔离的多个第1栅极；在该多个第1栅极上边、上述元件隔离区的凹部和坑洼内形成并互相绝缘隔离上述多个第1栅极的栅间绝缘膜；以及在该栅间绝缘膜上边形成并埋入上述元件隔离区凹部的第2栅极。
5.根据权利要求4所述的半导体存储器，其特征是在绝缘隔离上述元件隔离区上的上述多个第1栅极的区域形成的第2栅极的底面位置挖入上述元件隔离区，使其比上述多个第1栅极的与上述元件隔离区上面接连的面要低。
6.根据权利要求4所述的半导体存储器，其特征是与在上述元件隔离区上边上述多个第1栅极绝缘隔离的面和上述元件隔离区与上述第1栅极邻接面之间的相交线部分相比，上述元件隔离区凹部内的上述第2栅极更离开上述栅绝缘膜侧。
7.根据权利要求4所述的半导体存储器，其特征是上述第1栅极是浮置栅，上述第2栅极是控制栅极，上述栅间绝缘膜是ONO绝缘膜。
8.根据权利要求7所述的半导体存储器，其特征是上述ONO绝缘膜，位于上述多个第1栅极下的上述元件隔离区上的坑洼区的氮化硅膜厚度比上述第1栅极上的ONO膜的厚度要厚。
9.根据权利要求4所述的半导体存储器，其特征是上述元件隔离区上面的凹部表面位于上述半导体衬底表面更下方。
10.根据权利要求4所述的半导体存储器，其特征是上述多个第1栅极具有在上述栅绝缘膜上边形成的非掺杂的第1多晶硅层和该第1多晶硅层上边形成的掺杂的第2多晶硅层。
11.一种具有浮置栅的半导体存储器的制造方法，其特征是具备在半导体衬底上边形成元件隔离区和栅绝缘膜；在上述元件隔离区和上述栅绝缘膜上边形成第1栅极材料；隔离第1栅极材料，在上述元件隔离区上边留下上述第1栅极材料从而形成第1栅电极；在上述元件隔离区上边，形成宽度比隔离后的上述第1栅电极间的宽度要窄的凹部；在上述元件隔离区上边凹部端部的上述第1栅电极下的上述元件隔离区形成坑洼；在上述元件隔离区的凹部和上述第1栅电极上边形成栅间绝缘膜埋入上述元件隔离区的坑洼；以及在该栅间绝缘膜上边形成第2栅电极。
12.根据权利要求11所述的半导体存储器制造方法，其特征是在上述元件隔离区上的凹部端部的上述第1栅电极下的上述元件隔离区中形成坑洼时，对上述第1栅电极表面进行清洗处理。
13.根据权利要求12所述的半导体存储器制造方法，其特征是在上述元件隔离区上的凹部端部的上述第1栅电极下的上述元件隔离区中形成坑洼时使用稀氟酸。
14.根据权利要求12所述的半导体存储器制造方法，其特征是形成上述栅间绝缘膜时，在上述坑洼内形成露出于坑洼的元件隔离区和在上述第1栅电极表面上形成硅氧化膜，接着在该硅氧化膜的表面上边，形成厚度比该硅氧化膜要厚的氮化硅膜。
15.一种具有浮置栅的半导体存储器的制造方法，其特征是具备在半导体衬底上边顺序形成栅绝缘膜和第1栅极材料；在上述栅绝缘膜、上述第1栅极材料和半导体衬底一部分之中形成沟；把绝缘材料埋入上述沟中，形成元件隔离区，使其上面位于上述第1栅极材料上面的更上方；在上述第1栅极材料和上述元件隔离区上边形成第2栅极材料；在上述元件隔离区上边隔离第2栅极材料，留下上述第2栅极材料从而形成第2栅电极；在上述元件隔离区上边，形成宽度比隔离后的上述第2栅电极间的宽度要窄的凹部；在上述元件隔离区上边凹部端部的上述第2栅电极下的上述元件隔离区形成坑洼；在上述元件隔离区的凹部和上述第2栅电极上边形成栅间绝缘膜埋入上述元件隔离区的坑洼；以及在该栅间绝缘膜上边形成第3栅电极。
16.根据权利要求15所述的半导体存储器制造方法，其特征是在上述元件隔离区上的凹部端部的上述第2栅电极下的上述元件隔离区中形成坑洼时，对上述第2栅电极表面进行清洗处理。
17.根据权利要求15所述的半导体存储器制造方法，其特征是在上述元件隔离区上的凹部端部的上述第2栅电极下的上述元件隔离区中形成坑洼时使用稀氟酸。
18.根据权利要求15所述的半导体存储器制造方法，其特征是形成上述栅间绝缘膜时，在上述坑洼内形成露出于坑洼的元件隔离区和在上述第2栅电极表面上形成硅氧化膜，接着在该硅氧化膜的表面上边，形成厚度比该硅氧化膜要厚的氮化硅膜。
全文摘要
具有浮置栅的半导体存储器的制造方法具备在半导体衬底上边形成元件隔离区和栅绝缘膜；在上述元件隔离区和上述棚绝缘膜上边形成第1栅极材料；在上述元件隔离区上边隔离第1栅极材料，留下上述第1栅极材料从而形成第1栅电极；在上述元件隔离区上边，形成宽度比隔离后的上述第1栅电极间的宽度要窄的凹部；在上述元件隔离区上边凹部端部的上述第1栅电极下的上述元件隔离区形成坑洼；在上述元件隔离区的凹部和上述第1栅电极上边形成栅间绝缘膜埋入上述元件隔离区的坑洼；以及在该栅间绝缘膜上边形成第2栅电极。
文档编号H01L27/115GK1402352SQ0214291
公开日2003年3月12日 申请日期2002年5月31日 优先权日2001年6月1日
发明者木下英之 申请人:株式会社东芝