专利名称：监测氧化层品质的方法
技术领域：
本发明提供一种监测(monitor)氧化层品质(oxide quality)的方法，尤指一种利用晶片可接受度测试(wafer acceptance testing，WAT)设备快速(fast)监测一存储单元(memory cell)或是一金属氧化物半导体(metal-oxide-semiconductor，MOS)内的氧化层品质由于应力(stress-induced)而引发劣化的方法。
背景技术：
在现今的电子工业中，利用半导体材料所特有的一些特性所制造出来的半导体元件可说是最被广泛应用的主流元件。例如近年来颇为流行的金属氧化物半导体晶体管，由于其耗电量少且适合高积集度(integration)制造等的优点，已被广泛应用于各种电子元件以及电路之内。此外，存储器中的非挥发存储器(non-volatile memory)，如常见的快闪存储器(flash ROM)或是其他的可电擦除且可程序化只读存储器(Electrically erasableprogrammable ROM，EEPROM)，其特点为一旦资料或数据被储存进去之后，所存入的资料或数据不会因为电源供应之中断而消失，故具有资料保存(dataretention)的功能，也成为电子工业中的关键零组件。
一般非挥发存储器中的快闪存储器，使用多晶硅或金属的浮置栅极(floating gate)来储存电荷，因此其与金属氧化物半导体不同的是，除了一般的控制栅极(control gate)之外还会再多一个浮置栅极(floating gate)。请参考图1(A)与图1(B)，图1(A)与图1(B)为快闪存储器单元10进行数据写入与清除时的示意图。如图1所示，快闪存储器单元(cell)10制作于一半导体基底12之上，快闪存储器单元10包含一浮置栅极14与一控制栅极16，而位于浮置栅极14与控制栅极16两侧的半导体基底12内，另包含有二N型掺杂区18，此二N型掺杂区18之中间定义出一通道(channel)22。
在进行数据的写入时，热电子将隧穿(tunneling)一层位于浮置栅极14下方的薄二氧化硅层(未显示，thin oxide)，亦即隧穿氧化层，而进入浮置栅极14且陷于(trapped)浮置栅极14里，这个将浮置栅极14带负电荷的动作，会使得这个快闪存储器单元10存入″1″，反之则为″0″。假如想要把这个单一快闪存储器单元10的记忆状态清除，只要将快闪存储器单元10的控制栅极16施以适当的负电压，这些陷于浮置栅极14里的电子将再度隧穿浮置栅极14下方的薄二氧化硅层(未显示)，而从浮置栅极14中脱离，使这个快闪存储器单元10所存的记忆被清除，恢复资料储存前的状态，并可再进行新的资料存入。
然而，由于电子(electron)或电洞(hole)在通道(channel)中流动(flow)时，非常容易受到电场(electric field)的影响而获得能量，成为所谓的热载子(hot carrier)。这些具有高能量(energetic)的热载子，将会改变原本的路径，而被射入(injected into)氧化层中成为氧化层陷入电荷(oxide-trapped charge，Not)，穿过氧化层造成流经栅极的漏电流(IG)，成为介面陷入电荷(interface trapped charge，Dit)以及产生光子(photon)。氧化层陷入电荷以及介面陷入电荷造成元件起始电压(threshold voltage)改变以及迁移率的退化(mobility degradation)。同时施加于栅极上的电压，也造成了一个横跨氧化层的电压差(Vox)，受到电场应力引响的氧化层(electric fieldstressed oxide)，常会产生应力引发漏电流(stress-induced SILC)的现象。
其发生的机制(mechanism)可能由于高电场应力导致陷入电荷的产生，电子或电洞自基底隧穿至栅极时，这些位于中间的陷入电荷增加了隧穿的容易度，因此增强了漏电流，而这里之中间陷入电荷除了前述的氧化层陷入电荷以及介面陷入电荷之外，还包括有因结构缺陷而产生的固定氧化层电荷(fixed oxide charge)以及因钠、锂、钾等离子杂质(ion impurity)所产生的移动性电荷(mobile charges)。这种应力引发漏电流的现象不仅造成了非挥发存储器资料保存能力的劣化，也于进行非挥发存储器的写入/清除(write/erase)动作时造成问题，进而导致非挥发存储器的信赖度问题(reliability issue)。
此外，随着科技的日新月异，各种电子系统以及电路的性能不断地被提升，连带的也提高了对于MOS晶体管的要求，而稳定的起始电压(thresholdvoltage)，即为一最基本的要求。因为当MOS晶体管的起始电压不稳定或超出规格时，此MOS晶体管的开启(turn-on)或关闭(turn-off)便会不正常，进而影响整体电路运作的正确性。因此业界便发展出多种方法，以期能正确判断氧化层的品质。
请参考图2(A)与图2(B)，图2(A)与图2(B)为习知利用电容电压测量法(C-V method)判断氧化层品质的结果图。所谓的电容电压测量法，以测量制作于P型基底(P-type substrate)上的N型通道(n-channel)MOS元件为例，将一摆动式(swing)的随时间改变的渐变电压(ramping voltage)由负偏压(negative biased)至正偏压(positive biased)施加于栅极之上。由于电压值的改变，造成栅极下方的P型基底表面成为累积(accumulation)、空乏(depletion)以及反转(inversion)模式(mode)，电荷的分布(chargedistribution)亦相应改变。因此如图2(A)所示，整个MOS元件的电容(C)可视为栅氧化层电容(C0)以及半导体空乏层电容(Cj)的串联，由于C＝dQ/dV，电荷分布的改变造成了电容C的改变，故只要观察标准的电容-电压曲线，便可以明白各种模式下电荷的变化情形，并找出MOS的起始电压(VT)。
另外，固定氧化层电荷、移动性电荷、氧化层陷入电荷以及介面陷入电荷其本身也都是电荷，如图2(B)所示，受前三者所影响的电容-电压曲线(b)将会使理想的电容-电压曲线(a)向左或向右平移(shift)，而由于介面陷入电荷会随着半导体表面电位(surface potential，φs)的改变而改变，受其所影响的电容-电压曲线(c)将不仅会使理想的电容-电压曲线(a)向左或向右平移，还会扭曲(distort)理想的电容-电压曲线(a)。
请参考图3，图3为习知利用电荷充电法(charge pumping method)判断氧化层品质的方法示意图。如图3所示，习知利用电荷充电法判断氧化层品质的方法，以测量制作于一P型基底(P-type substrate)32上的NMOS 34元件为例，将NMOS 34的源极36与漏极38电连结在一起(tie together)并电连接至一微小的负偏压(slightly reverse biased)VR，再将一具有一定周期的方波脉冲(square-wave pulse train)施加于NMOS 34的栅极42以及P型基底32之间，方波脉冲的大小在正负半周时正好可以使栅极42下方的P型基底32表面的通道44分别成为反转模式(inversion mode)以及累积模式(accumulation mode)。同时若干介面陷阱(interface trapped，未显示)分布于共价带(valence band)以及导电带(conduction band)之间。
当施加于栅极42以及P型基底32之间的方波脉冲从正电压值转换至负电压值时，除了位于反转状态的通道44内的电子会飘移(drift to)源极36以及漏极38之外，被位于靠近导电带附近的介面陷阱所捕获(captute)的电子将会受热激发(thermally emitted)而被射入导电带中再飘移至(drift to)源极36以及漏极38之中，而其他位于介面陷阱中来不及被热激发的电子则留在原地，直到电洞的位障(hole barrier)降低后与流入的电洞再结合(recombine)。而当施加于栅极以及P型基底32之间的方波脉冲从负电压值转换至正电压值时，被位于靠近共价带附近的陷阱所捕获(capture)的电洞将会受热激发(thermally emitter)而被射入共价带中，而其他位于陷阱中来不及被热激发的电洞则留在原地直到与从源极36以及漏极38流出来的电子再结合。
因此，被在一能量区间(energy interval)ΔE内的陷阱所捕获的电子将会与电洞再结合，假设自源极以及漏极中流进反转层的电子密度为QN/q，则流回源极以及漏极的电子密度只有(QN/q-DitΔE)(Dit为介面陷入电荷密度，其单位为cm-2.eV-1)，而其中的差异DitΔE则是与电洞再结合而被用掉了。相对而言，流进P型基底32的电洞亦较离开P型基底32的电洞多出了DitΔE个，这就是电荷充电电流(charge pumping current，Icp)的来源。由于一电容与测量电荷充电电流的安培表互相并联，因此所量得的电流为一平均值。此外，只要方波脉冲的周期(period)够长，可以提供载子足够的时间隧穿至氧化层之内的陷阱，电荷充电电法亦可以用来测量氧化层46中的陷入电荷密度，只是所量得的电荷充电电流对栅极电压曲线(Icp-Vgcurve)与纯粹测量介面陷入电荷密度时相比，会有一平移(shift)的现象。
而习知用来判断氧化层品质的方法还包含有一种直接测量漏电流的方法，此种方法只是于一非挥发性存储单元的栅极之上施加一特定电压，再测量栅极漏电流，若栅极漏电流大于预先设定的规格，则判定氧化层的品质有问题，若栅极漏电流小于此预先设定的规格，则判定氧化层的品质没有问题。
然而习知用来判断氧化层品质的方法，不论是电容-电压测量法、电荷充电法或是直接测量漏电流的方法，均有其限制。以电容-电压测量法而言，与其他方式相比，需要较大面积的MOS电容以及当电荷数量大于一定量时才可以被测量出来，且其所运用的关系式(equation)较为复杂难懂，故增加了测量上的困难，并且由于晶片可接受度测试设备并没有测量电容的功能，所以这种方法不可能被应用于生产线之上。而电荷充电电法虽然具有可以应用于小尺寸(small-geometry)的MOS元件上，可以直接量到与介面陷入电荷密度成正比的电荷充电电流的优点，但其需要交流的脉波产生器(AC pulsegenerator)来供给栅极电压，且所测得的介面陷入电荷密度为一平均值，并不能测得介面陷入电荷对能量的分布。
至于直接测量漏电流的方法，虽然方法简单，但能够提供的资讯少，若要观察存储单元元件产生变化的情形，只能做所谓的循环测试(cyclingtest)，即不断地重复写入/清除、测量等步骤，非常旷日费时。因此，如何发展出一种新的方法，可以克服上述各种方法的缺点，并直接应用于生产线之上，便成为非常重要的课题。
发明内容
本发明的主要目的在于提供一种监测(monitor隧穿氧化层品质(tunneloxide layer quality)的方法，尤指一种利用晶片可接受度测试(waferacceptance testing，WAT)设备测量应力所引发的电流(stress-inducedleakage current，SILC)以快速监测一元件内的氧化层品质的方法。
在本发明的最佳实施例中，先提供一半导体基底，该半导体基底表面形成有至少一存储单元，且该存储单元包含有由上而下依序堆叠的一第一栅极、一第二栅极以及一隧穿氧化层，接着再电连接该第一栅极以及该第二栅极，然后于该第一栅极施加一第一栅极电压，且该第一栅极电压为一摆动式(swing)并随时间改变的直流渐变电压(DC ramping voltage)，再测量该存储单元的一第一栅极漏电流，并利用一关系式计算出一第一常数，接着于该第一栅极施加一第二栅极电压，且该第二栅极电压亦为一摆动式(swing)并随时间改变的直流渐变电压，再测量该存储单元的一第二栅极漏电流，并利用该关系式计算出一第二常数，然后计算该第二常数对该第一常数的一第一比值，最后进行一比较步骤(comparing step)以比较该第一比值与一预设值(predetermined value)的大小。
由于本发明监测快闪存储单元以及MOS晶体管中的氧化层品质的方法，利用洁净室(clean room)中的晶片可接受度测试设备以及β值-栅极电压曲线(β-gate voltage curve)，来做简单、快速并且自动化(automation)的线上监测(in-line monitor)。其对于氧化层中以及氧化层-硅基底介面中之中间陷入电荷非常敏感(sensitive)，能实时(real-time)反映出实际变动的情形，同时利用一摆动式的随时间改变的直流渐变电压来做测试，能对氧化层施加一电场应力(electrical field stress)，较单点电压的测试方式更容易导致应力引发的漏电流(stress-induced leakage current，SILC)，可真实模拟元件的失败(failure)情形。
图1(A)与图1(B)为快闪存储器单元进行数据写入与清除时的示意图；图2(A)与图2(B)为习知利用电容电压测量法判断氧化层品质的结果图；图3为习知利用电荷充电法判断氧化层品质的方法示意图；图4为本发明于一快闪存储单元之上监测氧化层品质的方法示意图；图5为本发明中栅极电流对栅极电压的曲线图；图6为本发明中用来撷取β值的曲线图；图7为本发明中所撷取的β值对栅极电压的曲线图；图8为本发明利用晶片可接受度测试设备撷取β值以监测氧化层品质的流程的流程图。
图示的符号说明10快闪存储器单元12半导体基底14浮置栅极 16控制栅极18N型掺杂区 22通道32P型基底 34NMOS36源极 38漏极42栅极 44通道46氧化层100快闪存储单元
101P型基底 102浮置栅极104控制栅极106测试区域108记忆晶片112测试键114氧化层 160本发明流程170电连接浮置栅极以及控制栅极172对栅极施加一由低至高的摆动式电压174测量流经浮置栅极以及控制栅极的漏电流176撷取β值178进行一比较步骤180进行一停止步骤具体实施方式
请参考图4至图8，图4为本发明于一快闪存储单元100之上监测氧化层品质的方法示意图，图5为本发明中栅极电流对栅极电压的曲线图，图6为本发明中用来撷取β值的曲线图，图7为本发明中所撷取的β值对栅极电压的曲线图，图8为本发明利用晶片可接受度测试设备撷取β值以监测氧化层品质的流程160的流程图。本发明监测氧化层品质的原理利用福乐诺汉穿隧机制关系式(Fowler-Nordehim tunneling mechanism equation)，当一二氧化硅-硅的介面(SiO2-Si interface)中横跨氧化层的电压差大于大约3.2V(approximately 3.2V)时，栅极电流(Ig)由于福乐诺汉穿隧机制所产生。如图4所示，本发明以测量一制作于一P型基底(P-type substrate)101上的N型通道(n-channel)快闪存储单元100为例。
首先电连接(electrically connect)快闪存储单元100的浮置栅极(floating gate)102以及控制栅极(control gate)104(步骤170)。其中，电连接浮置栅极102以及控制栅极104的方法，将浮置栅极102以及控制栅极104制作于P型基底101的一测试区域(testing area)106之内或是P型基底101上的一记忆晶片(memory chip)108内的测试键(test key)112之上，只是于浮置栅极102以及控制栅极104之间，不制作任何的介电层(dielectriclayer)，而于浮置栅极102以及P型基底101之间与正式产品同时(simultaneously)制作一氧化层(在此为隧穿氧化层)114。如此一来，便可以在不影响任何正式产品制作区域的情况下，达到电连接浮置栅极102以及控制栅极104的目的。
接着利用生产线(production line)上的晶片可接受度测试设备，对浮置栅极102以及控制栅极104施加一摆动式(swing)的随时间改变的负直流渐变电压(negative DC ramping voltage)中的一第一栅极电压(first gatevoltage)(步骤172)，并测量流经快闪存储单元100的浮置栅极102以及控制栅极104的一第一栅极漏电流(first gate leakage current)(步骤174)。由于栅极电流可以福乐诺汉穿隧机制关系式表示如下Ig＝αEox2exp(-β/Eox)其中Eox为氧化层的电场强度(oxide electric field strength)，α以及β为二常数。
而当施加于浮置栅极102以及控制栅极104之上的电压值为负的时，位于栅极之下的P型基底101表面为累积模式(accumulation mode)，氧化层的电场强度可表示如(1)式Eox＝(|Vg|-|Vfb|)/Tox---------(1)其中Vfb为平带电压，Tox为氧化层的厚度。
因此通过将上式中的Eox代入福乐诺汉穿隧机制关系式，可以得到一个新的关系式，为方便叙述起见，以下将此新的关系式称为(2)式ln[|Ig|/(|Vg|-|Vfb|)2]＝ln(α/tox2)-βtox/(|Vg|-|Vfb|)-------------------(2)再利用生产线(production line)上的晶片可接受度测试设备，对浮置栅极102以及控制栅极104施加一摆动式(swing)的随时间改变的负直流渐变电压(negative DC ramping voltage)中的一第二栅极电压(second gatevoltage)，且第二栅极电压的绝对值大于第一栅极电压的绝对值(步骤172)，并测量流经快闪存储单元100的浮置栅极102以及控制栅极104的一第二栅极漏电流(second gate leakage current)(步骤174)。并藉着不断重复此二步骤(步骤172以及步骤174)，绘制出如图5中的栅极电流对栅极电压的曲线图(Ig-Vgcurve)。而图5中另有一内建的栅极电流对栅极电压的参考曲线图(reference Ig-Vgcurve)，其代表快闪存储单元100内的氧化层114品质未因电场应力(none electric field stressed)而引发劣化时的栅极电流对栅极电压曲线图，用来与测量到的栅极电流对栅极电压的曲线图作一直接的比较。于图5中不难发现当栅极电压大于-7伏特时，所测量到的栅极电流较参考曲线图些微增加(increase slightly)。
几乎在得到图5的同时，图6亦可通过将(2)式以及将平带电压(Vfb)、氧化层厚度(Tox)等参数建入晶片可接受度测试设备中而被得到。图6为本发明中用来撷取β值的曲线图，其纵轴代表ln[|Ig|/(|Vg|-|Vfb|)2]的数值，其横轴代表1/(|Vg|-|Vfb|)的数值，其每一点的斜率(slope)＝-βTox。藉着执行一撷取β值的步骤(步骤176)，以作出如图7的所撷取的β值对相应栅极电压的曲线图。由于在不断施加摆动式的随时间改变的负直流渐变电压时，就已经等于在氧化层114之上施加应力，受到电场应力影响的氧化层114之内以及氧化层114与P型基底101的介面，将逐渐产生中间陷入电荷并导致应力引发漏电流(stress-induced leakage current，SILC)的产生。
从图7的曲线图中可以清楚地观察到三个不同的区域，第一区域(regionI)中β值为零，代表各栅极漏电流小于1.0×10-11A，第二区域(region II)中β值的绝对值开始增加，代表应力所导致的应力引发漏电流明显增加，第三区域(region III)为所施加的栅极电压较负(more negative)的区域，其中的β值的绝对值明显增大，且较第二区域中的β值的绝对值大，甚至与未受电场应力引响的β值-栅极电压曲线图交叉(cross)，代表载子(carriers)被捕获(trap)并产生中间陷入电荷的情形非常明显。
几乎在得到图7的同时即进行一比较步骤，将相邻的β值之中后得到的除以先得到的(如将与第二栅极电压相对应的β值除以与第一栅极电压相对应的β值)，以求得一比值，再将此比值与一预设值(predetermined value)相比较(步骤178)。预设值的大小设定依产品规格的不同而有所不同，以本发明的快闪存储单元为例，其值为10。若此比值大于预设值，则表示氧化层114的品质已不合乎规格，进行一停止步骤(步骤180)，若此比值小于预设值，则回到步骤172。
如图8所示，本发明利用晶片可接受度测试设备撷取β值以监测氧化层品质的流程160包含有以下步骤步骤170电连接快闪存储单元的浮置栅极以及控制栅极；步骤172对浮置栅极以及控制栅极施加一摆动式的随时间改变的由小至大的负直流渐变电压；步骤174测量流经快闪存储单元的浮置栅极以及控制栅极的漏电流；步骤176执行一撷取β值的步骤；步骤178进行一比较步骤，当比值大于预设值时，到步骤180；否，到步骤172；以及步骤180进行一停止步骤。
同样的方法亦可被应用于一金属氧化物半导体，于监测金属氧化物半导体中的氧化层(这里为栅氧化层)品质时，因其为一单栅极(single gate)的元件，因此可省略电连接浮置栅极以及控制栅极的步骤(步骤170)，其余的步骤则与图8中监测快闪存储单元中的氧化层的步骤相同。
由于本发明监测快闪存储单元以及MOS晶体管中的氧化层品质的方法，利用洁净室(clean room)中的晶片可接受度测试设备，以及β值-栅极电压曲线(β-gate voltage curve)来简单、快速地监测氧化层中以及氧化层-硅基底(silicon substrate)介面中产生中间陷入电荷的情形。其不仅对于被产生之中间陷入电荷非常敏感(sensitive)，能迅速反映出实际的情形，同时其利用一摆动式的随时间改变的直流渐变电压来做测试，能对氧化层施加一电场应力(electrical field stress)，较单点电压的测试方式更容易导致应力引发的漏电流(stress-induced leakage current，SILC)，可真实模拟元件的失败(failure)情形。
相较于习知监测快闪存储单元以及MOS晶体管中的氧化层品质的方法，本发明监测快闪存储单元以及MOS晶体管中的氧化层品质的方法，利用洁净室(clean room)中的晶片可接受度测试设备以及β值-栅极电压曲线(β-gatevoltage curve)，来做线上监测(in-line monitor)，其优点为简单、快速并且可以高度自动化(automation)。同时，其对于氧化层中以及氧化层-硅基底介面中之中间陷入电荷非常敏感(sensitive)，能即时(real-time)反映出实际变动的情形。并且其利用一摆动式的随时间改变的直流渐变电压来做测试，能对氧化层施加一电场应力(electrical field stress)，较单点电压的测试方式更快导致应力引发的漏电流(stress-induced leakage current，SILC)，可在不花费很多时间的前提之下真实模拟元件的失败(failure)情形。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种监测隧穿氧化层品质的方法，其特征是该方法包含有下列步骤(a).提供一半导体基底，该半导体基底表面形成有至少一存储单元，且该存储单元包含有由上而下依序堆叠的一第一栅极、一第二栅极以及该隧穿氧化层；(b).电连接该第一栅极以及该第二栅极；(c).于该第一栅极施加一第一栅极电压，且该第一栅极电压为一摆动式并随时间改变的直流渐变电压；(d).测量该存储单元的一第一栅极漏电流，并利用一关系式计算出一第一常数；(e).于该第一栅极施加一第二栅极电压，且该第二栅极电压亦为一摆动式并随时间改变的直流渐变电压；(f).测量该存储单元的一第二栅极漏电流，并利用该关系式计算出一第二常数；(g).计算该第二常数对该第一常数的一第一比值；以及(h).进行一比较步骤，以比较该第一比值与一预设值的大小。
2.如权利要求1所述的方法，其特征是该半导体基底为一半导体晶片的硅基底，且该存储单元制作于该半导体晶片的测试区域上。
3.如权利要求1所述的方法，其特征是该存储单元为一快闪存储单元，且该第一栅极与该第二栅极分别为该快闪存储单元的控制栅极以及浮置栅极。
4.如权利要求1所述的方法，其特征是该存储单元为一非挥发性存储单元，且该第一栅极与该第二栅极分别为该非挥发性存储单元的控制栅极以及浮置栅极。
5.如权利要求1所述的方法，其特征是当该第一比值大于该预设值时代表该隧穿氧化层的品质劣化至不可被接受。
6.如权利要求1所述的方法，其特征是该关系式为福乐诺汉穿隧机制关系式。
7.如权利要求1所述的方法，其特征是该预设值为10。
8.如权利要求1所述的方法，其特征是各该常数分别为一对应至各该栅极电压的β值。
9.如权利要求8所述的方法，其特征是该第一常数为一对应至该第一栅极电压的β1值，且该β1值＝{Δln[|该第一栅极漏电流|/(|该第一栅极电压|-|一平带电压(flatband voltage，Vfb)|)2]}÷{Δ[1÷(|该第一栅极电压|-|该平带电压|)]}。
10.如权利要求8所述的方法，其特征是该第二常数为一对应至该第二栅极电压的β2值，且该β2值＝{Δln[|该第二栅极漏电流|/(|该第二栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第二栅极电压|-|该平带电压|)]}。
11.如权利要求8所述的方法，其特征是当该第一比值不大于该预设值时另包含有下列步骤于该第一栅极施加一第三栅极电压，且该第三栅极电压亦为一摆动式并随时间改变的直流渐变电压；测量该存储单元的一第三栅极漏电流，并利用该关系式以计算出一第三常数；计算该第三常数对该第二常数的一第二比值；以及进行该比较步骤，以比较该第二比值与该预设值的大小。
12.如权利要求11所述的方法，其特征是当该第二比值不大于该预设值时，则重复(c)步骤至(h)步骤。
13.如权利要求11所述的方法，其特征是当该第二比值大于该预设值时代表该隧穿氧化层的品质劣化至不可被接受。
14.如权利要求11所述的方法，其特征是该第三常数为一对应至该第三栅极电压的β3值，且该β3值＝{Δln[|该第三栅极漏电流|/(|该第三栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第三栅极电压|-|该平带电压|)]}。
15.如权利要求14所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用分别对应至该第一栅极电压、该第二栅极电压以及该第三栅极电压的各该β值来对该第一栅极电压、该第二栅极电压以及该第三栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该存储单元内的该隧穿氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(reference β-Vg curve)相比较，以监测该隧穿氧化层品质。
16.如权利要求15所述的方法，其特征是该β值-栅极电压曲线图至少包含有一第一区域、一第二区域以及一第三区域。
17.如权利要求16所述的方法，其特征是位于该第一区域中的该β值为零，代表流经该存储单元的该第一栅极以及该第二栅极的各该栅极漏电流小于一预定电流值，位于该第二区域中的该β值的绝对值开始增加，代表因应力所引发的漏电流导致该存储单元的各该栅极漏电流明显增加，位于该第三区域中的该β值与该β值-栅极电压参考曲线图交叉，代表复数个载子被该隧穿氧化层所捕获的情形非常明显。
18.如权利要求17所述的方法，其特征是该预定电流值为1.0×10-11A。
19.如权利要求8所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用各该β值来对各该栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该存储单元内的该隧穿氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(reference β-Vg curve)相比较，以监测该隧穿氧化层品质。
20.如权利要求1所述的方法，其特征是应用于一晶片可接受度测试设备中，以快速监测该存储单元内的该隧穿氧化层因应力引发的劣化现象。
21.一种利用晶片可接受度测试设备来快速监测一氧化层品质因应力引发劣化的方法，其特征是该方法包含有下列步骤(a).提供一半导体基底，且该半导体基底表面至少包含有该氧化层，以及一第一栅极位于该氧化层之上；(b).对该第一栅极施加一第一栅极电压，且该第一栅极电压为一摆动式并随时间改变的直流渐变电压；(c).测量该第一栅极的一第一栅极漏电流，并利用该第一栅极电压、该第一栅极漏电流以及一关系式计算出一对应于该第一栅极电压的一第一比例值；(d).对该第一栅极施加一第二栅极电压，且该第二栅极电压亦为一摆动式并随时间改变的直流渐变电压；(e).测量该第一栅极的一第二栅极漏电流，并利用该第二栅极电压、该第二栅极漏电流以及该关系式计算出一对应于该第二栅极电压的一第二比例值；以及(f).求出该第二比例值对该第一比例值的一第一比值。
22.如权利要求21所述的方法，其特征是该半导体基底为一半导体晶片的硅基底，且该第一栅极制作于该半导体晶片的测试区域内。
23.如权利要求21所述的方法，其特征是该第一栅极以及该氧化层之间另设有一第二栅极。
24.如权利要求23所述的方法，其特征是另包含有一电连接步骤，实施于对该第一栅极施加该第一栅极电压的前，用来电连接该第一栅极以及该第二栅极。
25.如权利要求24所述的方法，其特征是该第一栅极为一快闪存储单元的控制栅极，该第二栅极为该快闪存储单元的浮置栅极，且该氧化层为该快闪存储单元的隧穿氧化层。
26.如权利要求24所述的方法，其特征是该第一栅极为一非挥发性存储单元的控制栅极，该第二栅极为该非挥发性存储单元的浮置栅极(，且该氧化层为该非挥发性存储单元的隧穿氧化层。
27.如权利要求21所述的方法，其特征是该第一栅极为一金属氧化物半导体(MOS)晶体管的栅极，且该氧化层为该MOS晶体管的栅极氧化层。
28.如权利要求21所述的方法，其特征是另包含有一比较步骤，用以比较该第一比值与一预设值的大小。
29.如权利要求28所述的方法，其特征是当该第一比值大于该预设值时代表该氧化层的品质劣化至不可被接受。
30.如权利要求28所述的方法，其特征是该预设值为10。
31.如权利要求21所述的方法，其特征是该关系式为福乐诺汉穿隧机制关系式。
32.如权利要求21所述的方法，其特征是各该比例值分别为一对应至各该栅极电压的β值。
33.如权利要求32所述的方法，其特征是该第一比例值为一对应至该第一栅极电压的β1值，且该β1值＝{Δln[|该第一栅极漏电流|/(|该第一栅极电压|-|一平带电压(flatband voltage，Vfb)|)2]}÷{Δ[1÷(|该第一栅极电压|-|该平带电压|)]}。
34.如权利要求32所述的方法，其特征是该第二比例值为一对应至该第二栅极电压的β2值，且该β2值＝{Δln[|该第二栅极漏电流|/(|该第二栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第二栅极电压|-|该平带电压|)]}。
35.如权利要求32所述的方法，其特征是当该第一比值不大于该预设值时另包含有下列步骤对该第一栅极施加一第三栅极电压，且该第三栅极电压为一摆动式并随时间改变的直流渐变电压；测量该第一栅极的一第三栅极漏电流；利用该第三栅极电压、该第三栅极漏电流以及该关系式以计算出一对应于该第三栅极电压的一第三比例值；求出该第三比例值对该第二比例值的一第二比值；以及进行该比较步骤，以比较该第二比值与该预设值的大小。
36.如权利要求35所述的方法，其特征是当该第二比值不大于该预设值时则重复(b)步骤至(f)步骤。
37.如权利要求35所述的方法，其特征是当该第二比值大于该预设值时代表该氧化层的品质劣化至不可被接受。
38.如权利要求35所述的方法，其特征是该第三比例值为一对应至该第三栅极电压的β3值，且该β3值＝{Δln[|该第三栅极漏电流|/(|该第三栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第三栅极电压|-|该平带电压|)]}。
39.如权利要求38所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用分别对应至该第一栅极电压、该第二栅极电压以及该第三栅极电压的各该β值来对该第一栅极电压、该第二栅极电压以及该第三栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(reference β-Vg curve)相比较，以监测该氧化层品质。
40.如权利要求39所述的方法，其特征是该β值-栅极电压曲线图至少包含有一第一区域、一第二区域以及一第三区域。
41.如权利要求40所述的方法，其特征是位于该第一区域中的该β值为零，代表该第一栅极的各该栅极漏电流小于一预定电流值，位于该第二区域中的该β值的绝对值开始增加，代表因应力引发的漏电流所导致该第一栅极的各该栅极漏电流明显增加，位于该第三区域中的该β值与该β值-栅极电压参考曲线图交叉，代表复数个载子被该氧化层所捕获的情形非常明显。
42.如权利要求41所述的方法，其特征是该预定电流值为1.0×10-11A。
43.如权利要求32所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用各该β值来对各该栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该存储单元内的该隧穿氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(referenceβ-Vg curve)相比较，以监测该隧穿氧化层品质。
全文摘要
一种监测氧化层品质的方法，利用晶片可接受度测试(WAT)设备来快速监测隧穿氧化层品质；首先电连接存储单元的控制栅极与浮置栅极，接着施加复数个摆动式且随时间改变的直流渐变电压，并测量各相应的栅极漏电流以计算出各相应的β值，然后计算各该β值的比值并绘制一β值－栅极电压曲线计算该第二常数对该第一常数的一第一比值，最后进行一比较步骤以比较该第一比值与一预设值的大小；本发明用于监测快闪存储单元以及MOS晶体管中的氧化层品质，利用洁净室中的晶片可接受度测试设备做线上监测，其优点为简单、快速并且可以高度自动化地实时模拟出元件的失败情形。
文档编号H01L21/66GK1490861SQ0214626
公开日2004年4月21日 申请日期2002年10月17日 优先权日2002年10月17日
发明者康定国, 陈衣凡, 高嘉人 申请人:联华电子股份有限公司