专利名称：测试键结构的制作方法
技术领域：
本发明涉及半导体制造中的一种测试电路，尤指一种测试键(test key)结构，用以评估深沟(deep trench)电容动态随机存取存储器(dynamic randomaccess memory，DRAM)的深沟电容与字元线(word line)间的隔绝(isolation)品质。
背景技术：
在深沟电容动态随机存取存储器(以下简称为深沟电容DRAM)的制程中，深沟电容的制作是相当重要的一道制程步骤。由于化学机械研磨(chemical mechanical polishing，以下简称为CMP)制程往往造成电容上层填充绝缘层，或者所谓之上层薄氧化层(top thin oxide layer)，被过度研磨而变薄，进而导致电容漏电，因此，习知的作法是以一列的制程控制监督(process control monitor，PCM)测试被用来测试深沟电容的品质。深沟电容与字元线间的隔绝品质乃是评估深沟电容DRAM可靠度的重要依据，一般以所谓的测试键(test key)进行电性分析。
请参考图1至图2，图1为习知用于测试深沟电容DRAM的深沟电容与字元线隔绝品质的部份测试键布局图，图2为图1的测试键10沿切线1-1′的剖面示意图。如图1以及图2所示，一测试键10包含有复数个深沟电容12a与12b形成于一基底11中、复数个主动区域(active region)14以及复数条字元线16a以及16b布设于基底11表面上。主动区域14以外的区域为浅沟绝缘区域(以下简称为STI区域)。主动区域14又可再区分为一第一区域14a以及第二区域14b(如斜线部份)，其中第一区域14a内包含有一栅极氧化层15，第二区域14b包含有一上层薄氧化层22a。栅极氧化层15利用习知的热氧化法形成，上层薄氧化层22a以化学气相沉积法形成。此外，主动区域14尚包含有离子井14c掺杂于深沟电容的一侧的基底11中。接触插塞(contact)18设于主动区域14之上，并与离子井14c电连接。接触插塞18与一位元线(未显示)电连接，以提供一电压给予离子井14c。
由于深沟电容12a及12b的结构为该行业者所熟知，因此为方便说明本发明，深沟电容12a及12b的详细构造并未显示于图中。深沟电容12a包含一掺杂多晶硅(doped polysilicon)层26a，用以于基底11内扩散形成一扩散掺杂区28a。掺杂多晶硅层26a与扩散掺杂区28a形成一所谓的埋藏式导电带(buried strap)，用以电连接离子井14c与深沟电容12a的多晶硅电极26。此外，如前所述，深沟电容12a与12b之间为STI区域，其内设有一浅沟绝缘层24。上层薄氧化层22a与浅沟绝缘层24同时利用化学气相沉积法所形成，其皆由二氧化硅所构成。上层薄氧化层22a的厚度小于浅沟绝缘层24，大于栅极氧化层15。
深沟电容12a以及12b与字元线16a以及16b之间的隔绝优劣取决于上层薄氧化层22a。一般而言，业界以量测上层薄氧化层22a的崩溃电压(breakdown voltage)来衡量上层薄氧化层22a的隔绝能力。测试方法是分别施加测试电压于深沟电容12a上的字元线16与深沟电容12a的多晶硅电极26。
然而，若由于制程技术的限制或是其他因素，使得字元线16与栅极氧化层15重叠，如图3所示，深沟电容12a上的字元线16a同时横跨栅氧化层15与上层薄氧化层22a，则测试键10无法实际评估出上层薄氧化层22a的隔绝品质。
发明内容
据此，本发明的目的是提供一种改良的测试键结构，以解决前述问题。
依据本发明的目的，本发明提供一种测试键，包含有一基底，一深沟电容设于该基底内，至少一主动区域，定义于该基底上，其中该主动区域包含有一第一区域、一第二区域以及一离子并，一氧化层设于该第一区域内，一上层薄氧化层设于该第二区域内，并与该深沟电容重叠，以及至少一字元线，部份重叠该上层薄氧化层。其中该离子井与该深沟电容的多晶硅电极电连接，且该氧化层并未与任何字元线重叠。
依据本发明的目的，在本发明的较佳实施例的中提供一种测试电路(test circuit)，一基底，一第一深沟渠多晶硅层，设于该基底内，一第一上层薄氧化(top-thin oxide)层，设于该第一深沟渠多晶硅层之上，一第二深沟渠多晶硅层，设于该第一深沟渠多晶硅层一侧的该基底内，一第二上层薄氧化层，设于该第一深沟渠多晶硅层之上，一浅沟绝缘(STI)层，设于该第一深沟渠多晶硅层及该第二深沟渠多晶硅层间的该基底内，一测试导线，布设于该基底上，同时重叠通过该第一上层薄氧化层、该STI层及该第二上层薄氧化层，一掺杂井，设于该基底内，并经由一扩散区与该第一深沟渠多晶硅层电连接；以及接触插塞，电连接该掺杂井，藉以提供该第一深沟渠多晶硅层一预定电压。
依据本发明的目的，在本发明的另一较佳实施例的中提供一种深沟渠电容测试键结构，用以评估上层薄氧化层的隔绝品质。该深沟渠电容测试键结构包含有一基底，一第一深沟渠电容，设于该基底内，一第一上层薄氧化层，设于该第一深沟渠电容之上，一第二深沟渠电容，设于该基底内，并电连接该第一深沟渠电容，一第二上层薄氧化层，设于该第一深沟渠电容之上，一浅沟绝缘(STI)层，设于该第一深沟渠电容及该第二深沟渠电容间的该基底内，一第一测试导线，布设于该基底上，同时重叠通过该第一深沟渠电容、该STI层及该第二深沟渠电容，一掺杂井，与该第一深沟渠电容电连接，以及一接触深沟渠电容一预定电压。其中该第二深沟渠电容经由一连接区电连接该第一深沟渠电容。
为了使贵审查委员能更进一步了解本发明的特徵及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅供参考与说明用，并非用来对本发明加以限制者。
图示的简单说明图1为习知用于测试DRAM的深沟电容与字元线之间的隔绝的测试键结构示意图；图2与图3为图1的测试键10沿切线1-1′的剖面图；图4为本发明的第一实施例中测试键结构示意图；图5为图4的测试键30沿切线4-4′的剖面图；图6为本发明的第二实施例中测试键结构示意图；图7为图6的测试键50沿切线6-6′的剖面图。
图示的符号说明10测试键 11基底12a深沟电容12b深沟电容14主动区域 15栅极氧化层16a/b字元线18接触插塞
22a上层薄氧化层24浅沟绝缘层26a掺杂多晶硅层28a扩散掺杂区30测试键 32a第一深沟电容32b第二深沟电容32c虚设深沟电容34主动区域 36字元线38接触插塞 42a上层薄氧化层44浅沟绝缘层 46a掺杂多晶硅层48a扩散掺杂区 50测试键52a第一深沟电容52b第二深沟电容52c虚设深沟电容55栅极氧化层56字元线 57连接区58接触插塞 62上层薄氧化层64浅沟绝缘层 66主动区域68扩散掺杂区 166掺杂多晶硅层具体实施方式
请参考图4，图4为本发明的第一实施例中测试键结构30部份布局示意图。如图4所示，一测试键30包含有一第一深沟电容32a、一第二深沟电容32b、复数个虚设(dummy)深沟电容32c、复数个主动区域34、一字元线36同时重叠通过第一深沟渠电容32a及第二深沟渠电容32b。主动区域34以外的区域为STI区域。主动区域34又可再区分为一第一区域34a以及第二区域34b(定义为主动区域34与深沟电容重叠的区域，如斜线部份)，其中第一区域34a内包含有二氧化硅栅极氧化层35，第二区域34b包含有一上层薄氧化层42a。栅极氧化层35利用习知的热氧化法形成，上层薄氧化层42a以化学气相沉积法形成。此外，主动区域34尚包含有离子井34c掺杂于深沟电容的一侧的基底31中。接触插塞(contact)38设于主动区域34之上，并与离子井34c电连接。接触插塞38与一位元线(未显示)电连接，以提供一电压给予离子井34c。需注意的是，虚设深沟电容32c上方并未与任何字元线重叠。此外，第一区域34a内的栅极氧化层35上方，亦无任何字元线通过。
请参考图5，图5为图4的测试键结构30沿切线4-4′的剖面示意图。由于深沟电容32a及32b的结构为该行业者所熟知，因此为方便说明本发明，深沟电容32a及32b的详细构造并未显示于图5中。同样地，深沟电容32a包含一掺杂多晶硅(doped polysilicon)层46a，用以于基底31内扩散形成一扩散掺杂区48a。掺杂多晶硅层46a与扩散掺杂区48a形成一所谓的埋藏式导电带(buried strap)，用以电连接离子井34c与深沟电容32a的多晶硅电极46。此外，如前所述，深沟电容32a与32b之间为STI区域，其内设有一浅沟绝缘层44。上层薄氧化层42a与浅沟绝缘层44同时利用化学气相沉积法所形成，其皆由二氧化硅所构成。上层薄氧化层42a的厚度小于浅沟绝缘层44，大于栅极氧化层35。
如图4与图5所示的本发明第一较佳实施例中，第一深沟电容32a与第二深沟电容32b上仅设有一条字元线36。当进行量测时，施加一第一测试电压于字元线36与一第二测试电压于第一深沟电容32a的多晶硅电极46。由于第一区域34a内的栅极氧化层35上方无任何字元线通过，因此经由此结构所测得的结果可正确反应之上层薄氧化层42a隔绝品质。
请参考图6与图7，图6为本发明的第二实施例中测试键结构示意图，图7为图6的测试键50沿切线6-6′的剖面图。如图6所示，一测试键50包含有一第一深沟电容52a、一第二深沟电容52b、一虚设深沟电容52c、复数条字元线56以及一连接区57。主动区域66以外的区域为STI区域。主动区域66又可再区分为一第一区域66a以及第二区域66b(如斜线部份)，其中第一区域66a内包含有二氧化硅栅极氧化层55，第二区域66b包含有一上层薄氧化层62。栅极氧化层55利用习知的热氧化法形成，上层薄氧化层62以化学气相沉积法形成。此外，主动区域66尚包含有离子井54掺杂于深沟电容52a一侧的基底51中。接触插塞(contact)58设于主动区域66之上，并与离子井54电连接。接触插塞58与一位元线(未显示)电连接，以提供一电压给予离子井54。需注意的是，第一区域66a内的栅极氧化层55上方，亦无任何字元线通过。连接区57与深沟电容52a、52b及52c同时制作于基底51中，因此具有与深沟电容相同的结构，其目的在使深沟电容52a以及52b的多晶硅电极形成电连接。如此一来，经由位元线(未显示)提供的电压，可同时提供给深沟电容52a以及52b。
如图7所示，深沟电容52a包含一掺杂多晶硅(doped polysilicon)层166，用以于基底51内扩散形成一扩散掺杂区68。掺杂多晶硅层166与扩散掺杂区68形成一所谓的埋藏式导电带(buried strap)，用以电连接离子井54与深沟电容52a的多晶硅电极。在主动区域66以外的STI区域，其内设有一浅沟绝缘层64。上层薄氧化层62与浅沟绝缘层64同时利用化学气相沉积法所形成，其皆由二氧化硅所构成。上层薄氧化层62的厚度小于浅沟绝缘层64，大于栅极氧化层55。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种测试电路，其特征是包含有一基底；一第一深沟渠多晶硅层，设于该基底内；一第一上层薄氧化层，设于该第一深沟渠多晶硅层之上；一第二深沟渠多晶硅层，设于该第一深沟渠多晶硅层一侧的该基底内；一第二上层薄氧化层，设于该第二深沟渠多晶硅层之上；一浅沟绝缘(STI)层，设于该第一深沟渠多晶硅层及该第二深沟渠多晶硅层间的该基底内；一测试导线，布设于该基底上，同时重叠通过该第一上层薄氧化层、该STI层及该第二上层薄氧化层；一掺杂井，设于该基底内，并经由一扩散区与该第一深沟渠多晶硅层电连接；以及接触插塞，电连接该掺杂井，藉以提供该第一深沟渠多晶硅层一预定电压。
2.如权利要求1所述的测试电路，其特征是该第一深沟渠多晶硅层位于该测试导线的一侧，而该第二深沟渠多晶硅层位于该测试导线的另一侧。
3.如权利要求1所述的测试电路，其特征是该第一上层薄氧化层以及该第二上层薄氧化层的厚度皆小于该STI层的厚度。
4.如权利要求1所述的测试电路，其特征是该STI层利用一浅沟隔离绝缘制程形成。
5.如权利要求1所述的测试电路，其特征是该第一上层薄氧化层、第二上层薄氧化层及该STI层皆由二氧化硅所构成。
6.如权利要求5所述的测试电路，其特征是该第一上层薄氧化层、第二上层薄氧化层及该STI层皆由CVD二氧化硅所构成。
7.如权利要求1所述的测试电路，其特征是该掺杂井上方并未通过有任何测试导线。
8.如权利要求1所述的测试电路，其特征是该测试导线为多晶硅所构成。
9.一种深沟渠电容测试键结构，用以评估上层薄氧化层的隔绝品质，其特征是该深沟渠电容测试键结构包含有一基底；一第一深沟渠电容，设于该基底内；一第一上层薄氧化层，设于该第一深沟渠电容之上；一第二深沟渠电容，设于该基底内，并电连接该第一深沟渠电容；一第二上层薄氧化层，设于该第一深沟渠电容之上；一浅沟绝缘(STI)层，设于该第一深沟渠电容及该第二深沟渠电容间的该基底内；一第一测试导线，布设于该基底上，同时重叠通过该第一深沟渠电容、该STI层及该第二深沟渠电容；一掺杂井，与该第一深沟渠电容电连接；以及一接触插塞，电连接该掺杂井，藉以同时提供该第一深沟渠电容以及该第二深沟渠电容一预定电压；其中该第二深沟渠电容经由一连接区电连接该第一深沟渠电容。
10.如权利要求9所述的深沟渠电容测试键结构，其特征是该连接区包含一第三深沟渠电容，且该STI层覆盖该第三深沟渠电容。
11.如权利要求9所述的深沟渠电容测试键结构，其特征是该第一深沟渠电容包含有一多晶硅层位于该第一上层薄氧化层下。
12.如权利要求11所述的深沟渠电容测试键结构，其特征是该多晶硅层经由一扩散区与该掺杂井电连接。
13.如权利要求9所述的深沟渠电容测试键结构，其特征是另包含有一第二测试导线布设于该第一测试导线一侧的该基底上，且同时重叠通过该第一深沟渠电容、该STI层及该第二深沟渠电容。
14.如权利要求13所述的深沟渠电容测试键结构，其特征是该第一测试导线以及该第二测试导线皆由多晶硅所构成。
15.一种测试键，其特征是包含有一基底；一深沟电容设于该基底内；至少一主动区域，定义于该基底上，其中该主动区域包含有一第一区域、一第二区域以及一离子井；一氧化层设于该第一区域内；一上层薄氧化层设于该第二区域内，并与该深沟电容重叠；以及至少一字元线，部份重叠该上层薄氧化层；其中该离子井与该深沟电容的多晶硅电极电连接，且该氧化层并未与任何字元线重叠。
全文摘要
本发明提供一种测试键结构，包含有一基底，一深沟电容设于该基底内，至少一主动区域，定义于该基底上，其中该主动区域包含有一第一区域、一第二区域以及一离子井，一氧化层设于该第一区域内，一上层薄氧化层设于该第二区域内，并与该深沟电容重叠，以及至少一字元线，部份重叠该上层薄氧化层。其中该离子井与该深沟电容的多晶硅电极电连接，且该氧化层并未与任何字元线重叠。
文档编号H01L21/66GK1490860SQ0214621
公开日2004年4月21日 申请日期2002年10月16日 优先权日2002年10月16日
发明者刘志拯, 廖纬武, 王泉富 申请人:联华电子股份有限公司