专利名称：多功能管脚电路的制作方法
技术领域：
本实用新型属于一种能够实现多项功能选择的管脚电路。
为解决上述技术问题，本实用新型采用的技术方案是一种多功能管脚电路，该管脚电路具有三个输出端A、B和C，其中A端通过一时钟信号选通模块与管脚相连，而B端通过一高电平选通模块与管脚相连接，C端直接由管脚引出。
所述时钟信号选通模块由一个4位二进制计数器和一个状态钳制触发器组成；所述4位二进制计数器主要由4个D触发器和逻辑门电路连接而成，其中，管脚与D触发器的时钟信号端相连，当管脚接高电平或低电平时，4位二进制计数器不工作，而管脚接时钟信号时，4位二进制计数器开始计数；所述逻辑门电路包括有三个与门、一个非门和三个异或门；所述状态钳制触发器由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述4位二进制计数器的输出端。
所述高电平选通模块由一个32分频电路和一个反馈状态控制电路组成；所述32分频电路由4个D触发器相互连接而成，其中输入D端与Q_端相连，而前一触发器的Q_端连接着下一触发器的时钟信号端；所述反馈控制电路是由一个或门电路和一个主时钟输入端组成，高电平选通模块输出端B引线和上述主时钟输入端引线接入上述或门电路，该或门电路的输出端连接32分频电路的第一级D触发器的时钟信号端；管脚与D触发器的复位端相连；所述反馈状态控制电路由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述32分频电路的输出端，管脚与D触发器的复位端相连。
由于采取了上述的方案，本实用新型与现有技术相比所具有的优点是由于本实用新型多功能管脚电路中设置有时钟信号选通模块和高电平选通模块，使得本多功能管脚电路能根据外部为该管脚提供信号的不同，分别提供不同的、能对其它管脚或内部电路进行控制的控制电平，时钟信号选通模块实现的功能是，当管脚连接到高电平或低电平时，输出是低电平；当管脚连接到时钟信号时，输出是高电平；而高电平选通模块实现的功能是，当管脚连接到低电平或时钟信号时，输出是低电平；当管脚连接到高电平时，输出是高电平。
这样通过对管脚加入不同的信号，实现了对内部同一电路或不同电路的逻辑控制。在实际的电路设计中，用一个管脚实现了二种以上功能的控制选择，从而降低了器件所需的管脚数，简化了电路设计，节省不必要的开发成本。
图4是本实用新型多功能管脚电路中高电平选通模块的电路原理图；图5是本实用新型多功能管脚电路中高电平选通模块输出高电平的波形图；图6是本实用新型多功能管脚电路的真值表。
如
图1所示，本实用新型多功能管脚电路由管脚1(在图中用Pin表示管脚)、时钟信号选通模块2、高电平选通模块3组成，该管脚电路共有三个输出端A、B和C，其中A端通过时钟信号选通模块2与管脚1相连，而B端通过高电平选通模块3与管脚1相连接，C端直接由管脚1引出。
输出端A的作用有两个，一是为管脚1的输入到内部电路的信号C提供控制信号CE，例如，信号A接到多路选择输出器件或三态门的控制端CE，当管脚的输入信号是高/低电平时，信号C不通过，而当管脚连接的信号是时钟(Clock)信号时，A控制的器件开通，信号C通过；二是为其它使能端提供控制信号。B也提供了两类控制电平，当管脚接低电平/时钟(Clock)信号时，输出B为低电平，而当管脚接高电平信号时，输出B为高电平。这样管脚电路就实现了多种控制功能。
如图2所示，本实用新型多功能管脚电路中时钟信号选通模块是由一个4位二进制计数器和一个状态钳制触发器组成；所述4位二进制计数器主要由4个D触发器和逻辑门电路连接而成，其中，管脚1与D触发器的时钟信号端相连，当管脚接高电平或低电平时，4位二进制计数器不工作，而管脚接时钟信号时，4位二进制计数器开始计数；所述逻辑门电路包括有三个与门、一个非门和三个异或门；所述状态钳制触发器由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述4位二进制计数器的输出端。
上电后，复位信号Reset使全部D触发器(DFFR)复位到0；当管脚1接高/低电平时，计数器无计数脉冲，输出为低电平0，由于状态钳制触发器的作用，输出电路锁存在低电平；当管脚1接时钟信号时，4位二进制计数器开始计数，当时钟信号的第十六个脉冲的上升沿时，计数器输出一个脉冲(Counter)，或门输出高电平，即给状态钳制触发器中的D触发器一个时钟信号，使输出电路状态翻转，由于状态钳制触发器的作用，输出端A锁存在高电平状态。相应的波形图如图3所示。
如图4所示，本实用新型多功能管脚电路中高电平选通模块是由一个32分频电路和一个反馈状态控制电路组成；所述32分频电路由4个D触发器相互连接而成，其中输入D端与Q_端相连，而前一触发器的Q_端连接着下一触发器的时钟信号端；所述反馈控制电路是由一个或门电路和一个主时钟输入端组成，高电平选通模块输出端B引线和上述主时钟输入端引线接入上述或门电路，该或门电路的输出端连接32分频电路的第一级D触发器的时钟信号端；管脚与D触发器的复位端相连；所述反馈状态控制电路由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述32分频电路的输出端，管脚与D触发器的复位端相连。
管脚1输入信号直接输入到该电路的复位端Reset，当管脚1接低电平/时钟信号时，只要该时钟周期小于15个主时钟(Mclock)周期，输出端B的电平为低电平；当管脚1接高电平时，在主时钟(Mclock)的第十六个周期的上升沿，输出端B的电平就是高电平，此高电平反馈到或门，由于高电平为或门的控制电平，所以该32分频电路的第一个D触发器的时钟输入端始终为高电平，即该D触发器无时钟信号，由于反馈状态控制电路的作用，输出端B锁存在高电平。相应的波形图如图5所示。
根据管脚Pin连接信号的不同，管脚电路的输出端A、B及C的真值表如图6所示。当管脚输入低电平时，A、B和C端输出为低电平；当管脚输入高电平时，A端输出低电平，B和C端输出为高电平；当管脚输入为时钟信号时，A端输出高电平，B端为低电平，C端为时钟信号。这样通过对管脚加入不同的信号，就实现了对内部同一电路或不同电路的逻辑控制。
权利要求1.一种多功能管脚电路，其特征在于该管脚电路具有三个输出端A、B和C，其中A端通过一时钟信号选通模块(2)与管脚(1)相连，而B端通过一高电平选通模块(3)与管脚相连接，C端直接由管脚引出。
2.根据权利要求1所述的多功能管脚电路，其特征在于所述时钟信号选通模块(2)由一个4位二进制计数器和一个状态钳制触发器组成。
3.根据权利要求1所述的多功能管脚电路，其特征在于所述高电平选通模块(3)由一个32分频电路和一个反馈状态控制电路组成。
4.根据权利要求2所述的多功能管脚电路，其特征在于所述4位二进制计数器主要由4个D触发器和逻辑门电路连接而成，其中，管脚与D触发器的时钟信号端相连，当管脚接高电平或低电平时，4位二进制计数器不工作，而管脚接时钟信号时，4位二进制计数器开始计数；所述逻辑门电路包括有三个与门、一个非门和三个异或门。
5.根据权利要求2所述的多功能管脚电路，其特征在于所述状态钳制触发器由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述4位二进制计数器的输出端。
6.根据权利要求3所述的多功能管脚电路，其特征在于所述32分频电路由4个D触发器相互连接而成，其中输入D端与Q_端相连，而前一触发器的Q_端连接着下一触发器的时钟信号端；所述反馈控制电路是由一个或门电路和一个主时钟输入端组成，高电平选通模块输出端B引线和上述主时钟输入端引线接入上述或门电路，该或门电路的输出端连接32分频电路的第一级D触发器的时钟信号端；管脚与D触发器的复位端相连。
7.根据权利要求3所述的多功能管脚电路，其特征在于所述反馈状态控制电路由一个D触发器和一个或门电路组成，其中D触发器的Q_端与D端相连，时钟信号端连接所述32分频电路的输出端，管脚与D触发器的复位端相连。
专利摘要本实用新型多功能管脚电路，该管脚电路具有三个输出端A、B和C，其中A端通过一时钟信号选通模块与管脚相连，而B端通过一高电平选通模块与管脚相连接，C端直接由管脚引出；所述时钟信号选通模块由一个4位二进制计数器和一个状态钳制触发器组成；所述高电平选通模块由一个32分频电路和一个反馈状态控制电路组成。本实用新型多功能管脚电路，它能根据外部为该管脚提供信号的不同，分别提供不同的、能对其它管脚或内部电路进行控制的控制电平，从而降低了器件所需的管脚数，简化了电路设计，节省不必要的开发成本。
文档编号H01L23/50GK2585488SQ0226140
公开日2003年11月5日 申请日期2002年11月7日 优先权日2002年11月7日
发明者陈后鹏 申请人:上海贝岭股份有限公司