专利名称：制造带有锥形平顶侧壁膜的半导体设备的方法
技术领域：
本发明主要涉及制造带有锥形平顶侧壁膜的半导体设备的方法，具体地说，是对包埋了互连层的夹层电介质膜的结构的改进。
背景技术：
现有半导体设备(如DRAM)通常采用多层互连结构，以减少其占用面积。多层互连结构结合精细制造工艺提高了半导体设备的集成密度。由于在水平方向具有更小的规格，具有较高集成密度的半导体设备通常拥有较高的纵横比，两个相邻互连之间的间隔较小。
图3A-3E示出现有多层互连结构制造工艺中采用双层硬掩模的连续的制造步骤。金属导电膜11a首先淀积在底层二氧化硅膜10上面，接着，依次从下往上淀积绝缘膜12和二氧化硅膜(氧化物膜)13两层硬掩模。绝缘膜12可为氮化硅膜(氮化物膜)，其相对于氧化物膜13具有更高的腐蚀选择性。然后，通过涂敷在氧化物膜13上形成光刻胶膜，接着对其进行构图以获得光刻胶图形14。然后，利用光刻胶图形14作为掩模对绝缘膜12和氧化物膜13进行腐蚀，以获得图3A的结构。
随后，除去光刻胶图形14，利用绝缘膜12和氧化物膜13作为掩模，腐蚀金属导电膜11a以成形具有规定宽度的位线11，(如图3B所示)。此后，如图3C所示，在整个表面淀积另一绝缘膜15，接着再对其进行深腐蚀以在位线11a和相应的绝缘膜12上成形侧壁膜16(如图3D所示)。经过所述的腐蚀步骤之后，氧化物膜13可能部分留在绝缘膜12之上(如图3D中的虚线所示)。
形成侧壁膜16之后，淀积夹层电介质膜17以完全在其中包埋位线11、绝缘膜12和侧壁膜16(如图3E所示)。应当注意到，在夹层电介质膜17里可能在侧壁膜16(或位线11)之间出现缺陷或空隙。在位线11之间的距离较小和绝缘膜12与侧壁膜16具有较高的纵横比的情况时，很可能出现空隙。换句话说，在出现相邻侧壁膜16之间的距离较小和侧壁膜16具有更大的深度的情况时，夹层电介质膜17可能出现有缺陷的包埋结构。
所述双层硬掩模可能由单层硬掩模替代以对位线11的进行构图。图4A-4F示出另一种现有技术中另一种利用单层硬掩模的制造工艺的制造步骤。
金属导电膜11a和绝缘膜12依次在底层氧化物膜10上形成。此后，光刻胶膜通过涂敷形成在绝缘膜12上，接着对其进行构图以形成光刻胶图形14。利用光刻胶图形作为腐蚀掩模，对绝缘膜12进行腐蚀(如图4A所示)。除去光刻胶图形14后，利用绝缘膜12作为掩模对金属导电膜11a进行构图，以成形绝缘膜12正下面的具有规定宽度的位线11(如图4B所示)。然后，绝缘膜15被淀积在整个表面上(如图4C所示)，接着对其进行深腐蚀以在位线11和绝缘膜12的两侧成形侧壁膜16(如图4D所示)。
完成上述深腐蚀步骤之后，相对于采用双层硬掩模的技术，位线11上的绝缘膜12的厚度变薄了(如图4D的虚线所示)。随后，淀积夹层电介质膜17以包埋绝缘膜12和侧壁膜16(如图4E所示)。在采用单层硬掩模的制造工艺中，由于相邻侧壁膜16之间的空间宽度较小，则较少出现在采用双层硬掩模的工艺中遇到的夹层电介质膜17出现有缺陷的包埋结构的情况。
形成夹层电介质膜17后，为了在位线11之间的电容器形成一个接触孔以容纳触点(即，自对准触点)，自对准腐蚀技术采用绝缘膜12和侧壁膜16作为腐蚀停止器对夹层电介质膜17进行腐蚀。在采用单层硬掩模的工艺中，由于绝缘膜12的厚度不够(可能在自对准腐蚀后导致位线11出现暴露面层)，则自对准触点和某个位线11之间可能出现短路故障的问题(如图4F所示)。
应当注意到，随着旨在降低相邻互连线路之间间隔的精细构图工艺的发展，夹层电介质膜更容易出现有缺陷的包埋结构。如上所述，由于纵横比的提高，即相邻侧壁膜之间间隔的深度变大，双层硬掩模引起出现有缺陷的包埋结构。另一方面，虽然包埋结构自身有所改进，但由于绝缘膜的厚度变低，单层硬掩模就可能引起短路故障，从而缩小了在腐蚀容纳自对准触点的接触孔时的腐蚀边界。
公开号为JP-A-2000-31277的日本专利申请描述了采用单层硬掩模形成包埋结构的改进方法，其中在除去铝互连线路上的绝缘膜的顶角部分之后形成所述包埋夹层电介质膜。由于除去电介质膜的顶角部分，所述技术通过扩大与所述顶角邻近的相邻绝缘膜之间的间隔可有效降低纵横比。但是，由于厚度减少的绝缘膜降低了腐蚀自对准接触孔时的腐蚀边界，所述技术并不能解决上述短路故障的问题。
发明内容
考虑到现有技术中存在的上述问题，本发明的一个目标是提供一种制造半导体设备的方法，使半导体设备的夹层电介质膜拥有改进的包埋结构，并避免形成于互连线路之间的触点出现短路故障，同时利用双层硬掩模对互连线路进行构图。
一方面，本发明提供的制造半导体设备的方法依次包括以下几个步骤在底层绝缘膜上淀积金属导电膜；依次在所述金属导电膜上淀积第一和第二绝缘膜；对所述第一和第二绝缘膜进行构图，使两层具有大致相同的构图区域；从第一绝缘膜开始有选择地腐蚀第二绝缘膜，使第二绝缘膜的宽度小于第一绝缘膜的宽度；利用所述第一和第二绝缘膜对所述金属导电膜进行构图；在第一和第二绝缘膜以及底层绝缘膜上淀积第三绝缘膜；深腐蚀所述第三绝缘膜以形成至少覆盖所述构图金属氧化物膜的侧壁膜；在整个区域上淀积第四绝缘膜以包埋侧壁氧化物膜。
根据本发明的方法，由于侧壁膜具有锥形平顶结构(其顶部宽度比底部窄)，从而降低了相邻互连线路的侧壁膜之间间隔的纵横比，以淀积第四绝缘膜，因此在无需降低第一绝缘膜厚度的情况下就可避免在第四绝缘膜中出现空隙的缺陷。根据本发明制造的半导体设备的结构适合于拥有电容器接触孔的半导体存储设备，其中该接触孔是在自对准腐蚀工艺中以第一绝缘膜和侧壁膜作为腐蚀停止器形成的。
结合附图，下文的描述将使本发明的上述以及其它目标、特性和优点更加清楚。
图1A-1G为根据本发明的第一实施例在半导体制造工艺各个步骤中的半导体设备的剖面图。
图2A-2G为根据本发明的第二实施例在半导体制造工艺各个步骤中的半导体设备的剖面图。
图3A-3G为现有制造工艺中各个制造步骤中的半导体设备的剖面图。
图4A-4G为另一种现有制造工艺中各个制造步骤中的半导体设备的剖面图。
具体实施例方式
现在，结合附图，下文将对本发明进行更加详细的描述，其中，为了更好地理解本发明，所有附图中相同的参考数字代表相同的组件。
图1A-1G示出了根据本发明的第一实施例制造半导体设备的方法。简言之，本实施例的方法采用双层硬掩模对位线进行构图，并且在利用锥形平顶结构的侧壁氧化物膜来保护被构图的位线后，淀积夹层电介质膜。
金属导电膜11a形成在底层氧化物膜10上，接着，依次在金属导电膜11a上从下往上淀积绝缘膜12和氧化物膜13两层硬掩模。金属导电膜11a可以含有钨。然后，通过涂敷在氧化物膜13上形成光刻胶膜，接着对光刻胶膜进行构图以获得光刻胶图形14。然后，利用光刻胶图形作为掩模，通过腐蚀对绝缘膜12和氧化物膜13进行构图(如图1A所示)，以获得具有大致相同的图形区域。例如，绝缘膜12可为氮化物膜，其相对于氧化物膜13具有更高的腐蚀选择性。
此后，除去光刻胶图形14，使用如氢氟酸稀释液(DHF)或氢氟酸缓冲液(BHF)等腐蚀剂以将氧化物膜13湿腐蚀期望的量(如图1B所示)。完成此步骤之后，已形成的氧化物膜13就具有比绝缘膜12更小的图形区域，即更窄的宽度。此后，利用氧化物膜13和绝缘膜12作为腐蚀掩模对金属导电膜11a进行构图，以成形与绝缘膜12拥有相同规定宽度的位线11(如图1C所示)。
随后，另一绝缘膜15被淀积在包括氧化物膜13、绝缘膜12、位线11和底层氧化物膜10在内的整个表面上(如图1D所示)。覆盖氧化物膜13、绝缘膜12和位线11的生成的绝缘膜15部分具有锥形平顶结构，其中绝缘膜在邻近底层氧化物膜10处比在邻近氧化物膜13处更宽。锥形平顶结构的形状可通过选择氧化物膜13的厚度或选择湿腐蚀氧化物膜13的腐蚀时间等方法来调节。
已淀积的绝缘膜15的深腐蚀成形了覆盖绝缘膜12和位线11侧表面的侧壁膜16(如图1E所示)。在该步骤中，氧化物膜13可能部分留在绝缘膜12上。此后，利用高密度等离子增强CVD技术来淀积夹层电介质膜以包埋绝缘膜12和侧壁膜16(如图1F所示)。此外，通过腐蚀夹层电介质膜17和底层氧化物膜10并采用以绝缘膜12和侧壁膜17作为腐蚀停止器的自对准腐蚀技术，在相邻位线11之间形成一接触孔18，所述接触孔18容纳电容器触点(如图2G所示)。
如上所述，本实施例利用绝缘膜12和氧化物膜13双层硬掩模作为腐蚀掩模对位线11进行构图。从绝缘膜12有选择地对氧化物膜13进行深腐蚀之后，把绝缘膜15淀积在整个表面上并对其进行深腐蚀以形成位线11的侧壁膜16。在这种形成过程中，由于采用了双层硬掩模，位线11上的绝缘膜12的厚度足够厚，在每个位线11和电容器触点(形成于自对准接触孔的腐蚀之后)之间很少发生短路故障。
此外，由于侧壁膜16具有锥形平顶结构，夹层电介质膜17中的接触孔顶部比位线11邻近的接触孔顶部大，从而在淀积夹层电介质膜17中有缺陷的包埋结构可受到抑制，以避免在半导体存储设备中出现“双位故障(pair bit failure)”。现有半导体存储设备经常出现的双位故障是指由于位于一对位线之间的触点的缘故，用于一列存储单元和拥有较小间隔的一对位线发生短路故障。
图2A-2G示出根据本发明的第二实施例制造半导体设备的方法。第二实施例中，除了腐蚀氧化物膜13的步骤是在对位线11进行构图后进行外，第二实施例与第一实施例类似。
更具体地说，金属导电膜11a、绝缘膜12和氧化物膜13依次被淀积在底层氧化物膜10上。然后，光刻胶膜通过涂敷形成在氧化物膜13上，接着对其进行构图以形成光刻胶图形14。随后，利用光刻胶图形作为掩模，通过腐蚀对绝缘膜12和氧化物膜13进行构图，从而使绝缘膜12和氧化物膜13拥有大致相同的图形区域(如图2A所示)。
此后，除去光刻胶图形14，利用氧化物膜13和绝缘膜12作为掩模，通过腐蚀对金属导电膜11a进行构图，以成形拥有规定宽度的位线11。然后，采用湿腐蚀的方法将氧化物膜13腐蚀规定的量(如图1C所示)，其中，氧化物膜13相对于绝缘膜12拥有较少的图形区域。换句话说，氧化物膜13拥有比绝缘膜12窄的宽度。此外，通过湿腐蚀也把底层氧化物膜10的表面部分除去。然后，在整个表面上淀积绝缘膜15(如图2D所示)。覆盖位线11的绝缘膜15部分拥有锥形平顶结构，其中邻近底层氧化物膜13的绝缘膜15比邻近底层氧化物膜10的绝缘膜15拥有更窄的宽度。
对已淀积的绝缘膜15的深腐蚀后成形了侧壁氧化物膜16(如图2E所示)。在所述深腐蚀步骤中，氧化物膜13可能部分留在绝缘膜12上。随后，夹层电介质膜17被淀积在整个表面上面以包埋绝缘膜12和侧壁膜16(如图2F所示)。然后，执行自对准腐蚀步骤以在夹层电介质膜17和底层氧化物膜10内、位线11之间形成接触孔18(如图2G所示)，接着填充接触孔18来形成电容器触点。
在本实施例中，虽然在选择腐蚀氧化物膜13时除去氧化物膜10的表面部分，本实施例仍存在以下优点在执行自对准腐蚀步骤(为了形成容纳电容器触点的接触孔18)时可获得更大的腐蚀边界，并且夹层电介质膜17相对于现有技术较少出现有缺陷的包埋结构。
由于上述实施例仅仅是示例性的，因此本发明不受上述实施例限制，本领域的普通技术人员在不背离本发明的范围的情况下，可很容易地对上述实施例作出不同的修改或改变。例如，图1B步骤中用于腐蚀氧化物膜13的湿腐蚀可替换为干腐蚀，比如采用氩气的溅射腐蚀以降低氧化物膜13的宽度。
权利要求
1.一种制造半导体设备的方法，依次包括以下步骤在底层绝缘膜上淀积金属导电膜；依次在所述金属导电膜上淀积第一和第二绝缘膜；对所述第一和第二绝缘膜进行构图，以具有基本相同的构图区域；从所述第一绝缘膜有选择地腐蚀所述第二绝缘膜，使所述第二绝缘膜的宽度小于所述第一绝缘膜的宽度；利用所述第一和第二绝缘膜作为腐蚀掩模，对所述金属导电膜进行构图；在所述第一和第二绝缘膜以及所述底层绝缘膜上淀积第三绝缘膜；深腐蚀所述第三绝缘膜以成形至少覆盖所述构图的金属导电膜的侧壁膜；淀积第四绝缘膜以在其中包埋所述底层氧化物膜上的所述侧壁氧化物膜。
2.如权利要求1中所述的方法，其中所述深腐蚀步骤成形所述侧壁氧化物膜以拥有锥形平顶结构，其下部的宽度较宽。
3.如权利要求1中所述的方法，在所述第四绝缘膜的淀积步骤之后，进一步包括下列步骤利用所述侧壁膜作为腐蚀停止器来腐蚀所述第四绝缘膜以在其中形成接触孔，并在所述接触孔中形成接触栓。
4.如权利要求1中所述的方法，其中所述第一和第二绝缘膜分别为氮化硅膜和二氧化硅膜。
5.如权利要求1中所述的方法，其中所述方法制造半导体存储设备。
6.一种制造半导体设备的方法，其依次包括以下步骤在底层绝缘膜上淀积金属导电膜；在所述金属导电膜上依次淀积第一和第二绝缘膜；对所述第一和第二绝缘膜进行构图，以具有基本相同的构图区域；利用所述第一和第二绝缘膜作为腐蚀掩模，对所述金属导电膜进行构图；从所述第一绝缘膜有选择地腐蚀所述第二绝缘膜，使所述第二绝缘膜的宽度小于所述第一绝缘膜的宽度；在所述第一和第二绝缘膜以及所述底层绝缘膜上淀积第三绝缘膜；深腐蚀所述第三绝缘膜以成形至少覆盖所述构图的金属导电膜的侧壁膜；淀积第四绝缘膜以在其中包埋所述底层氧化物膜上的所述侧壁氧化物膜。
7.如权利要求6中所述的方法，其中所述深腐蚀步骤成形所述侧壁氧化物膜以拥有锥形平顶结构，其下部的宽度较宽。
8.如权利要求6中的所述方法，在所述第四绝缘膜的淀积步骤之后，进一步包括下列步骤利用所述侧壁膜作为腐蚀停止器来腐蚀所述第四绝缘膜以在其中形成接触孔，以及在所述接触孔中形成接触栓。
9.如权利要求6中所述的方法，其中所述第一和第二绝缘膜分别为氮化硅膜和二氧化硅膜。
10.如权利要求6中所述的方法，其中所述方法制造半导体存储设备。
全文摘要
本发明公开了一种制造半导体设备的方法，其依次包括以下几个步骤在底层绝缘膜上依次淀积金属、氮化物和氧化物膜，对氮化物膜和氧化物膜进行构图，使氧化物膜的构图区域小于氮化物膜的构图区域，利用所述氮化物膜和氧化物膜作为掩模对所述金属膜进行构图，在氮化物膜、氧化物膜和金属膜上形成具有锥形平顶结构的侧壁膜，用夹层电介质膜包埋侧壁氧化物膜，利用侧壁氧化物膜作为腐蚀停止器在夹层电介质膜和底层氧化物膜中形成一接触孔。
文档编号H01L23/522GK1495881SQ0315437
公开日2004年5月12日 申请日期2003年8月20日 优先权日2002年8月20日
发明者佐藤好弘 申请人:尔必达存储器株式会社