专利名称：数字网络的制作方法
背景本发明涉及数字网络。
计算机通常在网络上通信。当分开较大距离时，广域网(WAN)时计算机得以进行通信。局域网(LAN)用于使计算机在较小的地理范围内(例如，在办公楼内)进行通信。但是，网络也可以使用在电路板水平上，以使各中央处理单元(CPU)共享信息或相互通信。虽然这些CPU分开相对较小的距离，但与传输介质(例如，导电迹线)有关的损耗和反射仍可以是可观的。
附图概述
图1是允许三个CPU之间进行通信的数字网络。
图2是数字网络中使用的耦合器的一个实施例。
图3是数字网络中使用的差分耦合器的一个实施例。
图4是允许四个CPU之间进行通信的本发明的可选实施例。
图5是允许印刷电路板层之间进行通信的本发明的可选实施例。
图6是允许网络间进行通信的本发明的可选实施例。
具体实施例方式
如以下将更详细描述的，网络包括传输线、将传输线耦合在一起的耦合器和连接到传输线一端的数字装置。通常，第一耦合器将第一传输线耦合到第二传输线，第二耦合器将第二传输线耦合到第三传输线，而第三耦合器将第一传输线耦合到第三传输线。第一传输线的第一末端连接到第一数字装置，第二传输线的第一末端连接到第二数字装置，而第三传输线的第一末端连接到第三数字装置。除了其它优点外，通过将一个耦合器专用于每两个传输线的耦合，经一条传输线发送并在不同传输线上接收的信号仅通过一个耦合器耦合。同样，通过耦合传输线，与直流(DC)连接相比在传输线接合处降低了信号反射。
参考图1，网络5包括三个导电迹线20a、20b、20c，它们每一个都与三个CPU10a、10b、10c中的一个关联。特别是，三个导电迹线20a、20b、20c中的每一个都有一端连接到各收发机50a、50b、50c，而相对的一端连接到各端接电阻器40a、40b、40c，其中上述各收发机将信号发送到各连接的CPU 10a、10b、10c或从其接收信号。在接收信号时收发机50a、50b、50c匹配各导电迹线20a、20b、20c的阻抗且端接电阻40a、40b、40c降低内部网络反射。
网络5还包括耦合器30a、30b、30c，它们以全部唯一的配对耦合导电迹线20a、20b、20c并允许信号在CPU 10a、10b、10c之间传递。耦合允许信号从一个导电迹线电磁转移到另一个导电迹线。例如，耦合器30a将导电迹线20a耦合到导电迹线20b，耦合器30b将导电迹线20b耦合到导电迹线20c，而耦合器30c将导电迹线20a耦合到导电迹线20c。通过将一耦合器专用于每个导电迹线到导电迹线的耦合，从一个CPU 10a、10b、10c发送出的信号仅需要耦合通过一个耦合器30a、30b、30c以便在另一CPU处接收。虽然任何发送信号都要经受迹线的导电损耗以及通过耦合器的传输衰减，但该信号电平仅通过一个耦合器耦合被降低。因此限制了任何CPU之间与发送信号相关的损耗。此外，由于信号仅耦合通过单个耦合器，该结构允许网络使任意导电迹线对之间的耦合保持基本相同。如上所述，网络5包括三个CPU10a、10b、10c，但是网络5可以扩展成包括更多的CPU。在这种结构中，在一网络中耦合预定数量CPU(N)所需的耦合器总数(E)由以下关系确定E=N×(N-1)2,]]>此外，与每个导电迹线相关的耦合器数量比导电迹线的数量少一个。例如，图1示出三个导电迹线20a、20b、20c。因此，必须将两个耦合器连接到每个导电迹线。特别是，导电迹线20a包括耦合器30a和30c，导电迹线20b包括耦合器30a和30b，而导电迹线20c包括耦合器30b和30c。
参考图2，示出了可用于网络5中的耦合器30a的一个实施例。耦合器30a作为单端耦合器实现，其中单导线110电磁耦合到另一个单导线120。导线110形成耦合器30a的一侧，并经由端口32a和34a连接到导电迹线20a，同时导线120形成耦合器30a的另一侧，并具有连接到导电迹线20b的相关端口36a和38a。导线110由位于一平面内的多个相连片段构成，其中相邻的片段排列成绕导线纵轴的交替角位移。导线120与导线110类似地分段并通过电介质115(例如，聚酰胺，FR4玻璃-环氧，或空气)与导线110分开某一预定距离，其片段位于与导线110的平面平行的平面中并被排列，从而其片段的角位移在导线110中相应片段的反指向上，以便形成纵轴共线对准的锯齿形结构。
通过每个单位长度上提供大量平行板电容区(parallel plate capacitanceregion)140和边缘电容区(fringe capacitance region)150，该几何形态增加了耦合的导线110和120之间可获得的电容耦合系数KC。锯齿形耦合器结构的主要优点在于，电容耦合系数的值对x、y和z维数中导线110和120的平移相对不敏感。当导线110、120在它们的平面内(x-y平移)彼此相对移动时，平行板电容区140的面积不会改变很多。当导线间的间隙改变(z平移)时，边缘电容区150贡献的电容类似地不大大改变。电容耦合系数是每单位长度耦合电容与两个导线110、120的每单位长度固有电容的几何平均的比率。
除了电容耦合系数，耦合器还具有电感耦合系数KL，它源于导线间的互感和每个导线的自感。互感描述从一个导线磁转移到另一个导线的能量。例如，通过导线110的时变电流产生时变磁场，它使得电流流经导线120。自感描述当电流流经导线并产生磁场时存储的能量。
电感耦合系数是导线间的互感与每个导线的自感的几何平均的比率，它还与导线间的几何平均距离成比例。互感与耦合器30a的导线110、120的长度成比例。具有给定几何形态的结构的电容和电感参数由该结构的电磁材料属性确定。锯齿形几何形态向电感耦合系数提供对导线不对准的不敏感，这与以上针对电容耦合系数讨论类似。
电容和电感耦合特性的相互作用变得很重要，特别是在导致耦合器方向性的较高频率时。在所需的较低频率处通过将耦合器的长度控制为优选波长的分数，耦合器30a的接收导线上正方向和反方向中能流的相对大小(方向性)确定在优选频率范围上。例如，在400兆赫(MHz)到3千兆赫(GHz)的频率范围上，1cm的长度可以提供约3dB的方向性。
耦合系数K量化通过耦合器30a耦合的部分入射信号，并包括电容耦合系数(KC)和电感耦合系数(KL)。术语“近端”和“远端”用于描述耦合产生于与信号进入耦合器30a的端口最靠近的一对端口之间还是与其最远离的一对端口之间。例如，进入端口32a的信号耦合到“近端”端口36a，其中“近端”耦合系数与KC和KL之和成比例K近端＝A1(KC+KL)；其中A1是比例常数。但是，进入端口32a的信号耦合到“远端”端口38a，其中“远端”耦合系数与KC和KL之差成比例K远端＝A2(KC-KL)；其中A2是比例常数。因此，对于“近端”端口，耦合相对较大而K近端/K远端之比已知是耦合器的方向性(directivity)。
耦合系数的可能范围从0到1，0表示没有信号被耦合而1表示整个信号被耦合。通过平衡4项因素来选择耦合系数(a)将足够的能量转移到CPU以获得适当信噪比和相应的低误码率的需要，(b)通过多个导电迹线共享可得的源能量而非允许第一耦合的导电迹线抽取信号能量的主要部分的需要，(c)控制耦合器和导电迹线的接口处反射引起的码间干扰的需要，以及(d)选择较大的耦合系数值需要相应的较低阻抗导电迹线，它会增加功率消耗。耦合过程具有与耦合系数的增加成比例地降低导线110、120的阻抗的效果。当在耦合端口32a、34a、36a、38a处看的阻抗与连接的导电迹线20a、20b的阻抗相匹配(相等)时，产生最小反射。通过增加导电迹线20a、20b的宽度以及可能的厚度，该阻抗可以被匹配。但是，选择较大的耦合系数，需要大的导电迹线尺寸，会限制特定面积内导电迹线的数量。通常，当在电路板上用导电迹线联网CPU时，有用的耦合系数的范围在0.27到0.43之间。虽然通过耦合降低了信号电平，但接收CPU仍可以以合适的低误码率检测到这些信号。
参考图3，示出了用于耦合器30a的可选几何形态的一个实施例。耦合器30a包括导线1010和1012的差分对。导线1010耦合到第二导线1014，而导线1012耦合到第二导线1016。第一参考平面1019置于第一组导线1010、1012下方，以用作用于这些传输线的返回导线。第二参考平面1020置于第二组导线1014和1016上方，以用作用于传输线1014和1016的返回导线。第一导体1010和1012的端部1010B和1012B由匹配的终端电阻器1024和1026终止。第二组导线的端部1014B和1016B同样由匹配的电阻器1028和1030终止。
将差分数字信号施加到第一导线的端部1010A和1012A，随后在一组导线端1014A和1016A处观察产生的差分耦合信号。相反地，将差分数字信号施加于第二导线的端部1014A和1016A，并在一组导线端1010A和1012A处观察最终的差分耦合信号。因此，第一和第二组的导线通过其电磁场相互耦合。耦合器的对准钝性通过降低导线1010和1014构成的耦合器与导线1012和1016构成的耦合器之间的失配来帮助生成差分信号。
差分耦合器30a降低辐射效应。随着反相位电流在差分导线对中流动，差分信号的使用使得辐射随着离差分对的距离增加而快速下降到0。因此，耦合器30a的这一差分信号变型(version)提供比图2所示的单端实施更低的远场电磁辐射水平。
可以通过为耦合器30a选择偶数导线段(例如，八段)来进一步降低远场辐射的效应。因此，与使用奇数导线段的实施相比，提供了更低的远场电磁辐射水平。
耦合器30a具有差分对导线，它们交替地彼此接近随后转向。因为第二传输结构的导线1014和1016分别具有与导体1010和1012的相等且相对的角位移，该结构降低了由于导体的不对准造成的导体1010和1016以及导体1012和1014之间的电容串音效应。
参考图4，数字网络5是可扩展的，从而允许大量CPU之间的通信，例如这里所示的四个CPU70a-70d。在该实施例中，四个导电迹线60a、60b、60c和60d被用于耦合这些CPU，其中每个导电迹线具有三个耦合器(比导电迹线的数目少一个)。例如，导电迹线60a(高亮)连接到三个耦合器80a、80b和80c。
返回图1，耦合器30a、30b、30c是四个端口的装置，并分别包括第一端口32a、32b、32c；第二端口34a、34b、34c；第三端口36a、36b、36c；以及第四端口38a、38b、38c。第一端口和第三端口之间以及第一端口和第四端口之间的能量转移是双向对称的。但是，如上所述，当信号从导电迹线传递入端口时，一部分信号被“耦合”到与其它连接的导电迹线相关联的端口。例如，再次使用耦合器30a，当来自导电迹线20a的信号进入端口32a时，部分信号耦合到第三端口36a和第四端口38a。由于耦合器的方向性，在第三端口36a处的耦合信号通常在幅度上大于第四端口38a处的耦合信号。反向产生该双向对称耦合，具有类似的结果。例如，在迹线20b上传播的信号进入第三端口36a且部分信号耦合到第一和第二端口32a、34a。在这种情况中，方向性确保了从第三端口36a到第一端口32a的“近端”耦合信号通常在幅度上大于从第三端口36a耦合到第二端口34a的“远端”耦合信号。
当信号经由导电迹线20a、20b、20c之一传播时，信号可以通过多个耦合器耦合并在多个导电迹线上传播，从而可以广播到多个CPU10a、10b、10c。例如，在将信号从CPU10a发送到CPU10c的情况中，CPU10a通过收发机50a并在导电迹线20a上发送信号。该信号传递入耦合器30a的第一端口32a，并经由第三和第四端口36a、38a耦合到导电迹线20b上。信号还从第二端口34a传出，在导电迹线20a上传播，并进入耦合器30c，该耦合器30c将信号耦合到导电迹线20c上。由于信号在导电迹线20b和20c上出现，在通过各自的收发机50b和50c传递后，CPU10b和CPU10c都可以接收到该信号。由于耦合器的双向运行，网络因此可用于从CPU10a将信息广播到CPU10b和CPU10c，或者从CPU10b到CPU10a和CPU10c，或者从CPU10c到CPU10a和CPU10b。例如，如果需要一个CPU将数据转移到第二个CPU同时第三个CPU观察并检查该转移的数据，或者在另一个实例中一个CPU将数据的复制拷贝提供给其它CPU的情况下，该属性是很有用的。如果要求CPU中的一个不接收数据，则将该特殊CPU置于非接收状态中。
网络5具有通过单个耦合器路径在任两个CPU之间直接转移数据的属性。但是，当信号贯穿网络5进行传播时，通过耦合穿过两个或更多个耦合器30a、30b、30c，信号可以出现在每一个导电迹线20a、20b、20c上。耦合穿过多个耦合器的能量带来对在网络5上实现可靠的高数据传输速率通信的关注。如果相对于耦合穿过一个耦合器的能量，该能量太大，则在接收CPU处会检测到不需要的信号或者它会干扰所需的信号，引起接收到的数据流中的比特误差。但是，通过耦合穿过两个耦合器，由于两个耦合器的耦合系数，降低了引入的信号的电平。穿过两个耦合器的耦合等效于穿过一个耦合器的耦合，其中上述的一个耦合器的耦合系数等于所述两个个别耦合系数的乘积。因此，耦合穿过都具有耦合系数范围0.27到0.43的两个耦合器的信号将承受总耦合系数范围K*K或者0.073到0.185。从而，对于耦合穿过两个耦合器的信号，仅7.3％到18.5％的原始信号幅度被耦合。此外，网络5具有一属性，即穿过两个或更多耦合器的耦合需要至少一个“远端”耦合。因此，由于耦合器的方向性，多耦合进一步降低了信号电平。例如，具有6dB的方向性的耦合器将进一步把通过多耦合器发送的信号降低到低于原始信号的3.6％到9.2％。该范围内的信号电平低于CPU10a、10b、10c的可检测范围，因此传递通过两个或更多个耦合器的信号将变得不可检测。因此，通过在每个唯一的导电迹线对之间提供专用耦合器，可以降低由于耦合穿过两个耦合器和至少一个耦合器的方向性引起的不需要的信号的可检测性和干扰。
为了更好地理解如上配置的网络5的操作和优点，通过从CPU10a将信号发送到CPU10b和CPU0c来说明CPU之间发送信号的实例。经由收发机50a将数字信号S1从CPU10a发送到导电迹线20a。信号S1进入耦合器30a的第一端口32a，且信号S1的一部分耦合到第三和第四端口36a、38a。被耦合的信号部分S2离开第三端口36a同时被耦合的信号部分S3离开第四端口38a。在这种情况中，耦合器30a的方向性确保第三端口36a处的“近端”耦合信号S2具有比第四端口38a处的“远端”耦合信号S3更大的幅度。信号S2经由导电迹线20b传递通过收发机50b并由CPU10b接收。信号S4离开耦合器30a的第二端口34a，并由于由耦合器30a除去了相对较少的信号能量而具有与信号S1的幅度接近的幅度。信号S4进入耦合器30c的第一端口32c，并耦合穿过第三端口36c和第四端口38c。由于耦合器30c的方向性，第三端口36c处的信号S5在幅度上大于第四端口38c处的信号S6。信号S5传播通过导电迹线20c并经由收发机50c被发送到CPU10c。信号S3离开第四端口38a并通过导电迹线20b传递入耦合器30b的第一端口32b。信号S3产生第三端口36b处的耦合信号S7，它在迹线20c上传播。但是，信号S7在幅度上很小，因为它已通过耦合器30a和30b的耦合系数的乘积并通过耦合器30a的方向性而被降低。离开第二端口34b和第四端口38b的信号S8和S9由电阻器40b和40c吸收。同样，信号S6传播到耦合器30b的第三端口36b，并耦合到第一端口32b，产生离开端口32b的信号S11。但是，通过耦合器30c和30b的耦合系数乘积并通过耦合器30c的方向性，信号S11已被降低到了不可检测的幅度。信号S10(信号S4的剩余部分)离开耦合器30c的第二端口34c并在电阻器40a中被吸收。
参考图5，示出了网络5的物理电路图。特别是，该电路图允许一对相邻印刷电路板层101和102之间的连通。印刷电路板100的相邻层101、102包含导电迹线20a、20b、20c。层101置于层102上，且导电迹线20a和20b延伸通过层101同时导电迹线20c延伸通过层102。如在以上实例中，耦合器30a、30b、30c提供了每个唯一对的导电迹线20a、20b、20c之间的专用连接，并因此避免了层101、102之间的其它相互连接。耦合器30a耦合穿过导电迹线20a和20b的信号，同时耦合器30b耦合穿过导电迹线20b和20c的信号，而耦合器30c耦合穿过导电迹线20a和20c的信号。耦合器30a的几何形态被设计成用于在同一层101上在导电迹线20a和29b上耦合。这不同于耦合器30b和30c的几何形态，它们跨过两个层101、102耦合。如果耦合器30b和30c被选择为对不对准不灵敏，则层101和102可以被制造成可配对在一起的单独组件。电阻器40a、40b、40c终止导线20a、20b、20c，且外部电路可达到端子45a、45b、45c。
参考图6，耦合器网络200在四个数字网络5、6、7、8之间发送信号。耦合器网络200包括耦合器(未示出)，除了每个耦合器都提供网络5、6、7、8的每个唯一对之间的专用连接外，它与上述的耦合器类似。耦合器网络200中耦合器的数量(E)由以上的相同关系支配，但是CPU的数量(N)由网络的数量(M)取代E=M×(M-1)2,]]>同样，如同采用图1结构的情况，经由各连接总线205、206、207、208从网络5、6、7、8中的一个将信号发送入耦合器网络200，该信号仅耦合穿过仅一个耦合器，以便由另一个网络接收。例如，网络5经由总线205将信号发送入耦合器网络200。在耦合器网络200内信号耦合穿过一个耦合器(未示出)，并被转移到网络6。因此，一个网络可以将信号广播到其它三个网络且信号将仅通过耦合器网络200内的一个耦合器而耦合到每一个其它网络。
在以上结合图1讨论的实例中，CPU10a、10b和10c发送和接收数字信号，但是，可以使用其它数字装置来发送和接收数字信号。例如，存储芯片、存储控制器、输入/输出控制器、图形处理器、网络处理器、可编程逻辑装置、网络接口装置、触发器、组合逻辑装置或其它类似的数字装置可用于发送和接收数字信号。某些CPU还可以在其内部电路中包括收发机。从而，在另一个实例中，收发机50a、50b、50c将包含在各CPU10a、10b、10c内。各种装置还可用于调节(condition)由CPU发送和接收的信号。与收发机一起，转换缓冲器或类似的信号调节装置可以连接到CPU以便调节信号。
各种类型的传输线可用于将CPU10a、10b、10c连接到耦合器30a、30b、30c以形成网络5。如上所述，导电迹线常用于电路板上以连接CPU。这些迹线也用于多层电路卡上。但是，诸如蚀刻导线、柔性电路、绕接线路、电缆或类似传导装置的其它传输线可用于将CPU10a、10b、10c连接到耦合器30a、30b、30c。多导电迹线(例如，总线)也可连接到每个CPU10a、10b、10c。通过以相同的顺序将多导电迹线连接到每个CPU10a、10b、10c，发送的信号将经受等效的传播延迟，而不管是哪个CPU发送信号。同样，通过连接到多导电迹线的耦合器，有利地具有等效的传播延迟。
如上所述，同样结合图1，耦合器30a、30b、30c耦合导电迹线20a、20b、20c之间的部分信号。但是，诸如电容耦合器、电感耦合器或其它类似装置的其它耦合器也可以用于耦合导电迹线之间的信号。差分耦合器(例如，8端口差分耦合器)也可用于将差分信号耦合到CPU。每个耦合器结构可以被物理分成例如各半的两个部分。耦合器也可以由带状线、微波传输带、开槽线、鳍线(finline)、共平面波导结构或类似的波导结构配置成。
上述网络可以支持各种信号发送操作法，以实现高数据传输速率通信。某些实例包括二元数字信号发送、多电压电平信号发送、基于边沿或基于脉冲的调制信号发送方案、窄带调制载波方案，诸如QAM，QPSK，FSK或类似的调制技术。对于最佳通信，在数据传输速率和可靠性方面，信号发送方式被修整为满足特定网络的特性。
各种类型的阻抗可终止导电迹线20a、20b、20c并降低网络5内信号的内部反射。如上所述，电阻器40a、40b、40c可以终止导电迹线20a、20b、30c。但是，任何类型的阻抗都可以终止迹线。例如，电容器、电感器、二极管或晶体管都可以提供阻抗来终止导电迹线。同样，电容器、电感器、二极管和晶体管还可以用于与电阻器组合以提供终端。
已描述了本发明的大量实例。但是，可以理解，可以进行各种修改而不背离本发明的精神和范围。因此，其它实例也在以下权利要求书的范围内。
权利要求
1.一种网络，其特征在于，包括第一传输线和第二传输线；第一耦合器，它将第一传输线和第二传输线耦合；第三传输线；第二耦合器，它将第二传输线和第三传输线耦合；第三耦合器，它将第一传输线和第三传输线耦合；第一传输线的第一端连接到第一数字装置；第二传输线的第一端连接到第二数字装置；以及第三传输线的第一端连接到第三数字装置。
2.如权利要求1所述的网络，其特征在于，所述第一、第二和第三传输线是导电迹线。
3.如权利要求1所述的网络，其特征在于，所述数字装置是中央处理单元。
4.如权利要求1所述的网络，其特征在于，所述耦合器是可分开的。
5.如权利要求1所述的网络，其特征在于，所述第一传输线的第二端连接到一终端，所述第二传输线的第二端连接到一终端，以及所述第三传输线的第二端连接到一终端。
6.如权利要求5所述的网络，其特征在于，所述终端是电阻器。
7.一种连网方法，其特征在于，包括将第一耦合器连接到第一和第二传输线，所述第一耦合器将第一传输线和第二传输线耦合；将第二耦合器连接到第二和第三传输线，所述第二耦合器将第二传输线和第三传输线耦合；将第三耦合器连接到第一和第三传输线，所述第三耦合器将第一传输线和第三传输线耦合；将第一数字装置连接到第一传输线的第一端；将第二数字装置连接到第二传输线的第一端；将第三数字装置连接到第三传输线的第一端；经第一、第二和第三传输线之一发送信号；以及在与发送信号的传输线不同的第一、第二和第三传输线中的至少一个上接收所述信号。
8.如权利要求7所述的方法，其特征在于，还包括连接所述传输线，其中传输线是导电迹线。
9.如权利要求7所述的方法，其特征在于，还包括连接所述数字装置，其中数字装置是中央处理单元。
10.如权利要求7所述的方法，其特征在于，所述信号是单端电信号。
11.如权利要求7所述的方法，其特征在于，所述信号是差分电信号。
12.如权利要求7所述的方法，其特征在于，所述耦合器是可分开的。
13.如权利要求7所述的方法，其特征在于，还包括将第一传输线的第二端连接到一终端；将第二传输线的第二端连接到一终端；以及将第三传输线的第二端连接到一终端。
14.如权利要求13所述的方法，其特征在于，还包括连接所述终端，其中所述终端是电阻器。
15.一种网络，其特征在于，包括第一传输线和第二传输线；第一耦合器，它将第一传输线和第二传输线耦合；第三传输线；第二耦合器，它将第二传输线和第三传输线耦合；第三耦合器，它将第一传输线和第三传输线耦合；第一传输线的第一端连接到适于连接到第一数字装置的第一端子；第二传输线的第一端连接到适于连接到第二数字装置的第二端子；以及第三传输线的第一端连接到适于连接到第三数字装置的第三端子。
16.如权利要求15所述的网络，其特征在于，所述第一、第二和第三传输线是导电迹线。
17.如权利要求15所述的网络，其特征在于，所述第一传输线的第二端连接到一终端，所述第二传输线的第二端连接到一终端，以及所述第三传输线的第二端连接到一终端。
全文摘要
一种连网的方法包括将第一耦合器连接到第一和第二传输线，以便将第一传输线和第二传输线耦合；将第二耦合器连接到第二和第三传输线，以便将第二传输线和第三传输线耦合；将第三耦合器连接到第一和第三传输线，以便将第一传输线和第三传输线耦合；将第一数字装置连接到第一传输线的第一端；将第二数字装置连接到第二传输线的第一端；将第三数字装置连接到第三传输线的第一端；通过第一、第二和第三传输线之一发送信号；以及在与发送信号的传输线不同的第一、第二和第三传输线中的至少一个上接收所述信号。
文档编号H01P5/18GK1613280SQ03801983
公开日2005年5月4日 申请日期2003年1月3日 优先权日2002年1月7日
发明者J·本哈姆, R·埃米尔萨拉哈 申请人:英特尔公司