专利名称：具有位线隔离的内存制造方法
技术领域：
本发明大致上系相关于半导体技术，尤其系相关于减少形成MirrorBit闪存的步骤数目。
背景技术：
用于计算机及其类似的系统中的电子存储媒介迄今已发展出不同型态的内存。此种内存包括电子式可清除程序化只读存储器(EEPROM)及可清除程序化只读存储器(EPROM)。每一种型态的内存皆具有其优点及缺点。EEPROM可在没有额外的外部装备下进行抹除，但其资料储存密度较低、速度较慢、且成本较高。相反的，EPROM则较为便宜且具有较高的密度，但其缺乏可抹除性。
一种称为“快闪”EEPROM，或者称为闪存的内存类型已经变得非常的普及，主要系因为其结合了EPROM的高密度与低成本以及EEPROM的可抹除性等优点。闪存可重新写入并在无外加电源的情况下保持其内容。闪存已经用于许多行动电子产品，例如行动电话、可携式计算机、录音机等等，以及许多大型电子系统，例如车辆、飞机、工业控制系统等等。
在闪存中，由位串组成的信息均系如同老式的内存般个别地进行写入，例如动态随机存取内存(DRAM)及静态随机存取内存(SRAM)芯片。然而，在DRAM及SRAM中，一次可抹除个别的位，而在闪存中，则必须一次抹除一个固定的多位区块(multi-bit blocks)或区段(sectors)。
传统上，闪存系由许多快闪存储单元所组成，其中在每一个存储单元中储存一个位，且该存储单元系藉由热电子注入的方式加以写入，并利用Fowler-Nordheim穿隧效应予以抹除。然而，逐渐提高的市场需求使得快闪存储单元的发展必须增加其速度及其密度。新的快闪存储单元业已开发出来，以允许每一个存储单元中储存超过一个的位。
一个存储单元的结构包括超过一个阶层的储存区，以储存电荷于各个存储单元之中，其中一个阶层表示一个位。这种结构称为多阶层储存(MLS)结构。很不幸地，此种结构的内部必须能够以非常精密的方式读取与写入各阶层间的差异，以区别各个位。若使用该MLS结构的存储单元被过度充电，即使只超过一点点，修正该位错误的唯一方法将系抹除该存储单元并将该存储单元全部重写。在该MLS结构中，对于写入该存储单元时，精确控制在该存储单元中的电荷量的需求，亦使得该项技术变慢并使资料变得较不可靠。存取或“读取”精确电荷量所需的时间也较长。因此，为了改善存储单元的密度，则牺牲了其速度及及可靠度。
有一种新开发的闪存的更新技术称为MirrorBit，此技术允许在单一存储单元中储存多个位。在这个技术中，一个存储单元基本上区分为两个完全相同的(镜像的)部份，其各个部份系设计用来储存两个独立位中的一个。各个MirrorBit快闪存储单元，如同传统的快闪存储单元，具有一个与源极和漏极相连的栅极。然而，不像传统的快闪存储单元那样，其中该源极总是与电性源极相连而该漏极总是与电性漏极相连，各个MirrorBit快闪存储单元可在操作时倒置该元及与该漏极的连接，以允许储存两个位。
该MirrorBit闪存具有一个半导体基板，其中具有掺杂注入的导体位线。在该半导体基板上形成一个称为“电荷陷阱介电层”的多层储存层。该电荷陷阱介电层一般可由第一绝缘层、电荷陷阱层及第二绝缘层等三个不同的沉积层构成。在该电荷陷阱介电层上，以垂直该位线的方式形成字线(wordlines)。写入电路透过在该字线上施加一个信号的方式控制各个存储单元上的两个位，该字线可作为控制闸，并改变字符线的连接，使得在源极与漏极的某种排列中储存一个位，在源与漏极交换为另一种排列时，储存一个补偿位。
对该存储单元的写入系循着某一个方向而完成，至于读取则系循着与写入方向相反的方向而完成。
过去存在着的一个主要问题在于该核心部分(core)与周边系在同一时间注入掺杂物，而当组件尺寸变得越来越小时，因为对于较小尺寸的组件的注入密度的控制相当的困难，此种注入方式会造成埋设的位线之间的短路。
长久以来，人们便不断地试图寻求这个问题的解答，但却时常被本领域的技术人员技巧性地回避掉。
发明内容
本发明提供一种在具有一个核心区域与一个周边区域的半导体基板上制造集成电路的方法。在该核心区域上沉积一个电荷陷阱介电层，并在该周边区域上沉积一个栅极介电层。位线系形成于该半导体基板上的核心区域而不是在该周边区域。在该半导体基板上的核心区域上而不是在该周边区域上形成字线栅极层，并对其注入掺杂物。如此形成了字线与栅极。在该周边区域而不是在该核心区域的源极/漏极接合处与栅极注入掺杂物。本方法去除了较小尺寸的组件难以控制注入密度所造成的埋设位线的短路问题。
藉由阅读以下的详细说明并配合所附图标，熟习此领域的技术人员可清楚地理解本发明的上述及其它优点。
第1图系根据本发明的MirrorBit快闪EEPROM的平面图。
第2图系第1图的MxN阵列核心的一部份的电路示意图。
第3图系第1图的MxN阵列核心的一部份以及周边栅极的平面图。
第4图系第3图中沿着线4--4的存储单元的等尺寸剖面图。
第5图系依照本发明的已经过部份处理的EEPROM的剖面图。
第6图系字线-栅极层沉积完成后，且在注入掺杂物期间，第5图的结构图。
第7图系字线与栅极形成之后，第6图的结构图。
第8图系保角间隔层沉积完成后，第7图的结构图。
第9图系保角停止层蚀刻完成后，第8图的结构图。
第10图系在重掺杂物注入过程期间，第9图的结构图。
第11图系依照本发明的一个简化的流程图。
具体实施例方式
现在请参考第1图，其中显示一个MirrorBit快闪EEPROM 100的平面图，一般包括一个形成有一个或多个高密度核心区域以及一个或多个低密度周边部份的半导体基板102。该EEPROM 100系依照本发明的程序所制成。高密度核心区域一般包括个别可寻址、完全相同的MirrorBit快闪存储单元的一个或多个MxN阵列核心104。低密度周边部份一般包括输入/输出(I/O)电路及选择性寻址个别存储单元的写入电路。该写入电路包括一个或多个x译码器108及y译码器110，与选择了寻址的存储单元的该源极、栅极和漏极相连接的I/O电路106合作，以预先决定在该存储单元上产生指定操作的电压或阻抗，例如写入、读取及抹除，并获取产生这些操作所需的电压。
在此使用的“水平”一词系在忽略其方向的情形下定义平行于传统平面或半导体基板102表面的平面。而“垂直”一词表示与方才定义的水平面相垂直的方向。诸如在…之上(on)、在…以上(above)、在…以下(below)、高于(higher)、低于(lower)、在…上方(over)、在…下方(under)、厚(thick)、边(side)、旁边(beside)等词汇均系相对于这些水平与垂直的平面而定义。至于此处所使用的诸如处理(processed)、形成(formed)等词汇的定义系包括以下的一个或多个意义沉积或成长半导体材料、屏蔽(masking)、图案化(patteming)、光学微影显像(photolithography)、蚀刻、注入、移除及/或剥离。
现在请参阅第2图，其中显示第1图的MxN阵列核心104的一部份的电路示意图。该电路示意图中显示一条存储单元200的线，其系包括存储单元201到204，其可形成八位的字。各个存储单元201到204均系与字线206相连接，其系作为控制栅极。各个存储单元201到204具有两条与其相关联的位线，而大部份的存储单元具有一条共享的位线。该存储单元201系与位线208及209相关联；该存储单元202系与位线209及210相关联；该存储单元203系与位线210及211相关联；而该存储单元204则系与位线211及212相关联。
该存储单元201到204可在位置215到222上的写入、读取及抹除，端视该字线上的信号以及存储单元位线与源极或漏极的电性连接而定。例如，对位于位置215的位的控制可透过将该位线208与该漏极相连接，并将该位线209与该源极相连接而达到。类似地，对位于位置216的位的控制可透过将该位线209与该漏极相连接，并将该位线208与该源极相连接而达到。虽然邻近的存储单元分享同一条位线，但是邻近的存储单元之间并不会相互干扰，因为该存储单元系以一次一个的方式进行写入，而在写入时仅有一个存储单元系可动作的。
现在请参阅第3图，其中显示第1图的MxN阵列核心104的一部份的平面图。该半导体基板102具有复数条相互平行延伸的注入掺杂物的位线304，以及复数条相互平行延伸所形成的字线302，其系与该复数条注入掺杂物的位线304相互垂直。该字线302及该位线304与写入电路的晶体管间具有接触点与交叉连接处(未图标)，该晶体管系由第一图中的x译码器108及y译码器110表示。
现在请参阅第4图，其中显示第3图中沿着线4--4的典型存储单元的等尺寸剖面图，例如存储单元400。该半导体基板102系P型掺杂的硅基板，具有一个P型材料的阈值调整注入402，例如硼。该阈值调整注入402提供一个较的该半导体基板102更为重掺杂的区域，并协助对该存储单元400的阈值电压的控制。
在该半导体基板102上沉积一层电荷陷阱介电层404。该电荷陷阱介电层404一般可由三个不同的沉积层所组成第一绝缘层406、电荷陷阱层408、第二绝缘层410。该第一及第二绝缘层406及410系诸如二氧化硅(SiO2)的氧化物介电层，且该电荷陷阱层408系诸如氮化硅(SixNy)的氮化物介电层。为了方便，时常将该氧化物-氮化物-氧化物组态指称为ONO层。
对位于该半导体基板102的电荷陷阱介电层404下方的第三图中的位线304进行掺杂物的注入，如典型的第一及第二导电位线412及414。他们一般系由注入了N型掺杂物例如砷的材料所构成，并可在一些实施例中包括一个氧化物部份(未图标)。该第一及第二导电位线412及414系在空间上分离，并在其间定义了一个阈值调整注入402的空间，即信道416。
在该电荷陷阱层404之上沉积例如多晶硅的材料，并对其进行图案化、蚀刻、剥离以形成字线418。该字线418系第3图的字线302中的其中一条。
应当理解的是，各个制造步骤的施行具有其相关联的过程步骤。
该位置420到422指示存储单元400中何处可储存位，此外，位置424到426系邻近的位置，其系独立于该存储单元400。
现在请参阅第5图，其中显示一个已经过部份处理的EEPROM 500的剖面图，该EEPROM 500具有一个硅基板506、一个核心区域502及一个周边区域504，该核心区域502在制作完成后将被MirrorBit快闪存储单元密集地覆盖着，而该周边区域504上所覆盖者将较不密集，且其上将具有其它控制组件。
在形成存储单元的该核心区域502中，一个P型硅基板506已经被一种P型阈值调整注入508所注入或处理。一层电荷陷阱介电层510沉积在该硅基板506之上。该电荷陷阱介电层510一般可由三个不同的沉积层所组成第一绝缘层512、电荷陷阱层514以及第二绝缘层516。第一及第二绝缘层512及516可为介电氧化物，例如二氧化硅(SiO2)的氧化物介电层，且该电荷陷阱层512可为介电氮化物，例如氮化硅(SiN)，以形成ONO层。应当注意的是，本发明并不局限于特定介电材料或电荷陷阱材料。在位于硅基板506的电荷陷阱介电层510下方进行掺杂物的注入，而形成可为N型位线的位线518至520。
在形成晶体管306的周边区域504中，该P型硅基板506已经被一种P型阈值调整注入508所注入或处理。在该硅基板506上沉积一层栅极介电层522。该栅极介电层一般系栅极氧化物或二氧化硅。在该栅极介电层522的上方沉积一层位线光阻层523，其可确保位线不至于注入该周边区域504。
现在请参阅第6图，其中显示字线-栅极层524在沉积完成后，且在掺杂物注入过程525期间，第5图的结构图。在掺杂物注入过程525开始之前，沉积并图案化一层周边光阻层526，以覆盖该周边区域504。
该字线-栅极层524一般系非结晶的多晶硅，且该周边光阻层526一般系由有机光阻材料制成。晶体管及存储单元系由一种NPN型的结构所构成的部位，该掺杂注入过程525一般说来系N型掺杂物。然而，本发明亦可使用PNP型的结构，在这种情况下该掺杂注入过程525将使用P型掺杂物。该掺杂注入过程525在该字线-栅极层524之上形成一个掺杂区域527。
现在请参阅第7图，其中显示字线528与栅极530形成之后，第6图的结构。移除该周边光阻层526并处理该字线-栅极层524以形成字线528与栅极530。虽然在第七图中并未显示，但是该字线528一般具有方形剖面，且将在其上具有掺杂区域527。应当注意的是，在这一点上，该栅极530将不被注入任何掺杂物，因为该周边光阻层526会在掺杂注入过程525期间将其覆盖。
现在请参阅第8图，其中显示沉积一个保角间隔层532之后，第7图的结构。该保角间隔层532可由诸如氧化硅、氮化硅或氮氧化硅等材料所构成。有必要时，亦可形成轻掺杂源极/漏极接面或延伸。
现在请参阅第9图，其中显示蚀刻该保角停止层532之后，以于该栅极530及该字线524周围形成间隔件534，第8图的结构。
现在请参阅第10图，其中显示在重掺杂注入过程538期间，第9图的结构。在该核心上方沉积一个核心光阻层536以保护该位线隔离区域，如第3图中的p所指示的处，不至于受到重掺杂注入过程538的影响，其系在该周边区域504之内注入该源极/漏极接面540与栅极掺杂注入542。再一次强调，该重掺杂注入过程538的掺杂物系依据组件的NPN或PNP结构而定。
在将该核心光阻层536移除后，这个部份的EEPROM 100已经准备好作进一步的处理以完成集成电路的制作。
现在请参阅第11图，其中显示本发明的一个简化的流程图600，包括提供芯片的步骤602；在周边之上沉积位线及第一光阻的步骤604；在周边之上沉积字线-栅极层及第一光阻的步骤606；对该字线-栅极层及第一光阻进行注入的步骤608；移除第一光阻的步骤610；形成字线与栅极的步骤612；沉积间隔层的步骤614；形成间隔件的步骤616；当核心上具有第二光阻时对栅极与源极/漏极接面进行注入的步骤618；移除第二光阻的步骤620；完成集成电路的步骤622。
本领域的技术人员在阅读过本发明所揭露的详细内容后，即可对本流程图进行显而易见的顺序改变、添加及删除。依据本发明的一个或多个样态，本发明的不同施行可用于不同的电子组件，尤其系用于达到双位存储单元的结构。特别值得一提的是，本发明可用于双位存储单元中的两个位均系用于储存资料或信息的存储元件。
本发明虽已藉由结合其最佳实施模式的方式而加以描述，惟须理解的是，本领域的技术人员在获知上述的描述后，可轻易地找出本发明的许多不同的替代、修饰及变更的形式。据此，本发明意图将所有这些替代、修饰及变更的形式涵盖于所附申请专利范围的精神与范畴之中。本案说明书中的所有议题与所附图标，均应作例示及非限制意义的诠释。
权利要求
1.一种集成电路的制造方法，包括提供一个具有核心区域(502)及周边区域(504)的半导体基板(506)；在该核心区域(502)内，沉积一层电荷陷阱介电层(510)；在该周边区域(504)内，沉积一层栅极介电材料(522)；在该半导体基板(506)的核心区域(502)而非在其周边区域(504)形成位线(518)；形成字线-栅极材料(524)；在该核心区域(502)而非在该周边区域(504)，将掺杂物注入该字线-栅极材料(524)；形成字线(528)与栅极(530)；以及在该周边区域(504)而非在该核心区域(502)，对环绕具有源极/漏极接面的栅极(530)与具有栅极(530)掺杂物注入的栅极(530)的半导体基板(506)进行注入。
2.如权利要求1所述的集成电路制造方法，其中在该核心区域(502)以掺杂物注入该字线-栅极材料(524)；使用同型的掺杂物，对具有源极/漏极接面的栅极与掺杂物注入的栅极(530)进行注入。
3.如权利要求1所述的集成电路制造方法，包括在该半导体基板(506)之中注入一个阈值调整掺杂物注入(508)。
4.如权利要求1所述的集成电路制造方法，包括使用第一型的掺杂物注入一个阈值调整掺杂物注入(508)；且其中以掺杂物注入该字线栅极材料(524)并使用不同于第一型掺杂物的第二型掺杂物注入该栅极(530)。
5.如权利要求1所述的集成电路制造方法，其中提供该半导体基板(506)系指提供一个具有第一型掺杂物的基板；以及该字线栅极材料(524)系以掺杂物注入，而该栅极(530)则系使用不同于第一型掺杂物的第二型掺杂物注入。
6.如权利要求1所述的集成电路制造方法，其中提供该半导体基板(506)系指提供一个具有第一型掺杂物的基板；以及该位线(518)系则系使用不同于第一型掺杂物的第二型掺杂物而形成。
7.如权利要求1所述的集成电路制造方法，其中该电荷陷阱材料(510)系由以下材料所构成第一介电材料(512)，在该第一介电材料(512)上的电荷陷阱材料(514)，以及在该电荷陷阱材料(514)上的第二介电材料(516)。
8.一种集成电路的制造方法，包括提供一个具有核心区域(502)及周边区域(504)的半导体基板(506)；在该核心区域(502)内，该硅基板(506)之上，沉积一层电荷陷阱介电层(510)；在该周边区域(504)内，该硅基板(506)之上，沉积一层栅极介电材料(522)；在该硅基板(506)之中注入位线(518)；在该电荷陷阱介电层(510)及该栅极介电层(522)之上沉积字线-栅极层(524)；在该字线-栅极层(524)上形成一个周边光阻层(526)，以覆盖该周边区域(504)；在该核心区域(502)之内将掺杂物注入该字线-栅极层(524)以形成字线(528)注入；移除该周边光阻层(526)；形成具有字线(528)注入与栅极(530)的字线(528)；在该字线(528)与该栅极(530)周围形成间隔件；在该字线(528)与该栅极(530)之上形成一个核心光阻层(536)，以覆盖该核心区域(502)；对环绕该间隔件及环绕具有源极/漏极接面的栅极(530)与具有栅极(530)掺杂物注入的栅极(530)的硅基板(506)进行注入；以及移除该核心光阻层(536)。
9.如权利要求8所述的集成电路制造方法，其中在该核心区域(502)以掺杂物注入该字线-栅极材料(524)；以及使用同型的掺杂物，对具有源极/漏极接面的栅极与掺杂物注入的栅极(530)进行注入。
10.如权利要求8所述的集成电路制造方法，包括在该硅基板(506)之中注入一个阈值调整掺杂物注入(508)。
全文摘要
本发明提供一种集成电路的制造方法，其中提供一个具有核心区域(502)及周边区域(504)的半导体基板(506)。在该核心区域(502)内沉积一层电荷陷阱介电层(510)，并在该周边区域(504)内沉积一层栅极介电材料(522)。在该半导体基板(506)的核心区域(502)而非在其周边区域(504)形成位线(518)。在该核心区域(502)而非在该周边区域(504)形成并以掺杂物注入字线－栅极材料(524)。形成字线(528)与栅极(530)。在该周边区域(504)而非在该核心区域(502)，对环绕该栅极(530)的半导体基板(506)中的源极/漏极接面进行注入，并以栅极(530)掺杂物注入该栅极(530)。
文档编号H01L21/8246GK1647265SQ03807745
公开日2005年7月27日 申请日期2003年2月14日 优先权日2002年4月8日
发明者M·T·雷姆斯比, T·卡迈勒, J·Y·杨, E·林古尼斯, H·设拉维, 孙禹 申请人:斯班逊有限公司