专利名称：一种源漏下陷型超薄体soimos晶体管及其集成电路的制作方法
技术领域：
本发明属于半导体集成电路及其制造技术领域，尤其涉及一种源漏下陷型超薄体SOI MOS晶体管及其集成电路的制造方法。
背景技术：
集成电路尤其超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称MOSFET)。自MOSFET被发明以来，其几何尺寸一直在不断缩小，目前其特征尺寸已进入亚十分之一微米区。在此区域，各种实际的和基本的限制开始出现，器件尺寸的进一步缩小正变得越来越困难。就常规的互补型金属-氧化物-半导体(complementarymetal-oxide-semiconductor，简称CMOS)集成电路技术而言，随着MOS器件特征尺寸(栅长度)的不断减小，为抑制短沟道效应，其它部分的几何尺寸也必须相应缩小。其中最具挑战性的是源漏结深的减小。MOSFET通常可分两类，一类是体硅型，即器件制作在体硅衬底上；另一类是绝缘衬底上硅(Silicon oninsulator，简称SOI)型，即器件制作在SOI衬底上。在体硅情况下，源漏区通常由离子注入或扩散掺杂来形成，实践发现这些技术是很难在体硅衬底上实现超浅结源漏区的。而在SOI情况下，源漏结深总是小于或等于硅层的厚度，这样当硅层的厚度极度减小，即为超薄体(ultra thin body，简称UTB)时，源漏区自然形成超浅结深。因此，SOI技术使得超浅结源漏的形成难度显著降低。除此之外，当SOI的硅层为超薄体时，晶体管的工作模式为全耗尽(fully depletion，简称FD)模式。在此模式下，晶体管呈现理想的亚阈区斜率和高的饱和电流。正因为如此，UTB MOSFET完全有可能将集成电路技术推进到50纳米之后。
然而，当SOI的硅层为超薄体时，如何减小源漏寄生电阻成为一个主要技术挑战。大规模集成电路制造过程中不可缺少的一关键工艺是在MOS晶体管源漏区形成硅化物。源漏区硅化物的形成可有效降低源漏寄生电阻。要获得低方阻的硅化物层，通常要消耗厚度为350埃以上的硅膜。而在亚50纳米栅长的情况下，UTBSOI MOSFET的体区硅膜厚度须在150埃以下。这一矛盾可以通过提升源漏区高度以增加其厚度来解决。但这一解决方案存在以下两个问题一是其升高的源漏部分在源漏和栅之间引入了额外的寄生电容，二是其升高的源漏部分与沟道区之间仍然存在一段超薄的高阻区，而减少这两个寄生参量所需条件是相互抵触的。增加超薄体SOI器件源漏区厚度的另一方案是采用源漏下陷(recessed sourcedrain)结构，也称作为沟道升高(elevated channel)结构，这种结构原则上不存在前述源漏区升高结构中所存在的额外寄生电容和电阻分量，但在采用这一结构时普遍存在两大难题一是源漏区与栅无法自对准；二是沟道区无法采用原始单晶膜，通常由非晶硅或多晶硅再结晶而致。
发明内容
本发明的目的是提供一种自对准的源漏下陷型超薄体SOI MOS晶体管结构。
本发明的另一目的是提供一种能实现自对准的并且沟道膜为原始单晶的超薄体SOI MOS晶体管结构的集成电路制作方法。
本发明的技术方案如下一种源漏下陷型超薄体SOI MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一沟道区，一源区和一漏区，所述栅电极位于栅介质层之上，所述栅介质位于沟道层之上，所述沟道区两端分别与所述源区和漏区相连；所述MOS晶体管形成于绝缘衬底上。并且，所述源漏区的底部低于沟道区底部，即源漏区比沟道区厚；厚的源漏区通过辐射状的衔接部分过渡到薄的沟道区；在所述过渡区，源漏区的一小部分延伸到所述栅电极之下；源漏区相互对称并和栅电极自对准。
上述的源漏下陷型超薄体SOI MOS晶体管形成于绝缘衬底上。绝缘衬底包括一隐埋介质层和一半导体基底。所述隐埋介质层在制造过程中形成浅槽，上述晶体管的源漏区位于该隐埋介质层的浅槽内，即源漏区下陷于隐埋介质层之中，而沟道区位于该隐埋介质层的表面。
上述的晶体管及由其构成的集成电路的制作方法，包括以下步骤1.首先将SOI衬底上半导体层的厚度减薄到所需厚度。
2.定出器件有源区。
3.生长栅介质层。
4.淀积栅电极层和牺牲介质层，接着光刻和刻蚀所淀积的牺牲介质层、栅电极层和栅介质层形成栅电极图形。
5.淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，再刻蚀侧墙和栅电极以外的硅层到隐埋氧化层。
6.涂布光刻胶并光刻，以露出有源区。
7.采用各向同性腐蚀技术腐蚀所露出的隐埋氧化层以形成浅槽。当浅槽的侧面边界延伸到栅电极以下后停止腐蚀。这样，侧墙之下的硅层的底部裸露。
8.采用半导体材料填充所形成的浅槽并与裸露的侧墙之下的硅层相连。
9.腐蚀掉所有栅电极顶部和两侧的牺牲介质层后再淀积或热氧化生长形成另一薄介质层。
10.离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成栅电极侧墙。
11.采用常规硅化物技术在源漏区以及栅电极上制作硅化物。
12.最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的超薄体SOI MOS晶体管及其集成电路。
所述的制作方法，步骤1所采用的SOI衬底为键合/腐蚀型或氧注入(SIMOX)型材料，SOI减薄采用的技术是热氧化+腐蚀。硅膜的最终厚度为50～200埃。
所述的制作方法，步骤4中的栅电极材料首选为多晶硅，也可为锗硅合金等其它金属和金属硅化物。牺牲介质层材料首选为氮化硅，也可为其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料。
所述的制作方法，步骤5中牺牲侧墙介质层材料首选为氮化硅，也可为其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料。
所述的制作方法，步骤8中首选的浅槽填充方法是选择外延法，也可为选择CVD法，LPCVD法；填充材料首选是硅，也可是锗硅合金。
本发明的优点和积极效果本发明的源漏下陷型超薄体SOI MOS晶体管结构，具有一个超薄的沟道区和较厚的源漏区。沟道区位于绝缘衬底的隐埋氧化层的表面，源漏区位于沟道区两端并下陷于隐埋氧化层中。这样，源漏区为低阻硅化物的生成提供足够的材料。该器件结构的一主要特征是厚源漏区相互对称并和栅电极自对准。同时，沟道区可以采用原始单晶膜。
图1为本发明具体实施例所描述的集成电路一部分的剖面结构示意图。示意了一形成于SOI衬底上的晶体管。
图2～图10依次示出了本发明的晶体管及其集成电路的主要制作工艺步骤，其中图2示意了集成电路制造所采用的起始衬底材料的组成。
图3示意了有源区确定和栅介质层生长的工艺步骤。
图4示意了栅电极形成的工艺步骤。
图5示意了栅电极牺牲侧墙形成的工艺步骤。
图6示意了隐埋介质层上一光刻工艺步骤。
图7示意了隐埋介质层上自对准浅槽形成的工艺步骤。
图8示意了填充浅槽形成下陷源漏区的工艺步骤。
图9示意了源漏区掺杂的工艺步骤。
图10示意了栅电极侧墙形成的工艺步骤。
具体实施例方式本发明所提出的晶体管(集成电路的一部分)的剖面图如图1所示。该晶体管形成于诸如硅的半导体衬底上。
所述半导体衬底是SOI(semiconductor on insulator)衬底。所述SOI衬底首选为键合/腐蚀型材料，也可为氧注入型(SIMOX)材料。它由一薄半导体层(图2中的层12’，图1中的层12是其一部分)，一绝缘层11和一半导体基底10组成。半导体基底10非必需，即，仅薄半导体层12和绝缘层11也可构成所述SOI衬底。绝缘层11是形成于硅基底10之上的氧化层，首选是二氧化硅，其厚度为750～2000埃。绝缘层11在制造过程中形成若干浅槽，即图6所示的区域31和32。所述浅槽的深度为350～750埃。半导体层12’首选是一薄的单晶硅层，也可为单晶的锗硅合金层，其厚度为50～200埃。
所述晶体管包括一栅结构14+15+25，一栅介质层16，一半导体沟道区12，和一源区23+23’，和一漏区13+13’。其中栅电极15位于栅介质层16之上；栅介质层16位于半导体沟道区12之上；半导体沟道区12两端分别与所述源区23+23’和漏区13+13’相连。
栅结构包括导电的栅电极部分(15+25)和一对位于该栅电极两侧的绝缘介质侧墙层14。栅电极部分由重掺杂的半导体层15和其金属化合物25组成，也可全部由半导体金属化合物或仅由金属组成；栅电极材料优选为多晶硅或多晶锗硅及其相应的金属化合物。栅电极的高度为800～1500埃，长度小于650埃。绝缘介质侧墙层14为二氧化硅，其高度和宽度分别为800～1500埃和100～300埃。
栅介质层16的优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化层厚度(equivalent oxide thickness，EOT)为5～20埃。
半导体沟道区12位于绝缘衬底11的表面，其优选材料为单晶硅或单晶锗硅合金薄膜，其厚度为50～200埃。该区域是极轻掺杂甚至是未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。超薄的沟道区显著减小器件的短沟道效应，增强器件的可缩小能力从而提高超大规模集成电路的密度。
源区23+23’，和漏区13+13’分别位于绝缘层11的浅槽(图7中的31和32区域)内。源区的下半部分23和漏区下半部分13均为半导体层，上半部分23’和13’是相应的金属半导体化合物。源漏区的底部低于半导体沟道区12的底部，即源漏区比沟道区厚。如此下陷的源漏区有足够的半导体材料用于低阻的金属半导体化合物的生成。较厚的源区23+23’、漏区13+13’通过辐射状的衔接部分过渡到较薄的沟道区12。在所述过渡区，源漏区的中的13和23一小部分延伸到所述栅电极15之下。一显著特征是源漏区相互对称并和栅电极15自对准。这一对称和自对准结构的形成方法示意于图6和图7。源漏区的材料为硅和金属硅化物，也可为锗硅和金属锗硅化物。源漏区的总厚度(最深处)为350～750埃。
所述晶体管及其构成的超大规模集成电路的制作方法的一具体例由图2至图10所示，包括以下步骤如图2所示，所用衬底为SOI材料。该SOI材料由键合和背面腐蚀技术制成。它由硅基底10，隐埋氧化层11和单晶硅膜12组成。隐埋氧化层的厚度为750～2000埃。硅膜12的起始厚度为50～200埃，如过厚，可由热氧化和BOE腐蚀技术减薄到所需厚度。基底也可以是蓝宝石或玻璃等绝缘材料。
如图3所示，采用常规CMOS工艺(光刻/刻蚀或LOCOS技术)定出器件有源区12，并生长热氧化层16。热氧化层16为二氧化硅，其厚度为10～15埃。栅介质的形成方法还可以为下列方法之一掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。
如图4所示，用LPCVD淀积栅电极层多晶硅15和牺牲介质层氮化硅17。多晶硅15的厚度为800～1500埃，氮化硅17的厚度为200～400埃。接着采用常规CMOS工艺光刻和刻蚀所淀积的牺牲介质层和栅电极层形成栅电极图形。然后以栅电极图形为掩膜腐蚀掉栅二氧化硅层16的裸露部分。半导体硅层12中被栅电极15所覆盖的部分形成晶体管的沟道区。所淀积的栅电极材料还可以为下列之一多晶锗硅合金、金属。牺牲介质层材料还可以是其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料。
如图5所示，用LPCVD淀积400～800埃的牺牲侧墙介质层氮化硅，接着用回刻(etch-back)技术在栅电极两侧形成宽度为350～750埃的氮化硅侧墙18。然后以牺牲介质层氮化硅17和氮化硅侧墙18为掩膜腐蚀掉半导体硅层12所显露的部分。腐蚀停止于隐埋氧化层11上。牺牲侧墙介质层材料还可以是其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料。
如图6所示，涂布一光刻胶层21，再采用常规CMOS光刻工艺技术在该光刻胶层上开一窗口。该窗口显露出氮化硅侧墙18和多晶硅栅电极15。同时，在氮化硅侧墙18两侧还显露出隐埋氧化层11的部分表面31’和32’。
如图7所示，以光刻胶层21，氮化硅侧墙18和氮化硅17为掩膜，采用BOE腐蚀所露出的隐埋氧化层部分31’和32’以形成浅槽31和32。由于BOE对二氧化硅的腐蚀是各向同性的，故在腐蚀过程中，所形成的浅槽31和32的内壁在向下延伸的同时也向侧面延伸。当浅槽31和32侧面边界延伸到栅电极15以下一定长度，即与栅电极15形成一定的交叠后停止腐蚀。由于腐蚀过程以栅电极15以及两侧的氮化硅侧墙18为掩膜，故栅电极15两端的交叠部分其长度是相等的并与栅电极15形成自对准。两端的交叠部分长度之和为栅电极长度的四分之一到三分之一。这样，在浅槽31和32形成后，硅层12两端位于浅槽区域内部分的底部裸露。
如图8所示，用半导体材料硅或锗硅合金填充所形成的浅槽31和32以形成晶体管的源区23和漏区13。优选的填充方法是选择外延法，即以硅层12两端位于浅槽区域内的部分为籽晶外延生长单晶硅或单晶锗硅。也可采用选择化学汽相淀积法(CVD)，即以硅层12两端位于浅槽区域内的部分为基底选择淀积多晶硅或多晶锗硅。另一可采用的方法是常规低压化学汽相淀积法(LPCVD)，包括淀积一较厚的多晶硅或多晶锗硅层(其厚度应大于层17，16，15和12的厚度之和)；用化学机械抛光(CMP)技术使表面平坦化；回刻淀积的多晶硅或多晶锗硅层至场区隐埋氧化层。
如图9所示，源23漏13区半导体材料形成后，用热磷酸腐蚀掉所有栅电极顶部和两侧的牺牲介质氮化硅层17和18。并再淀积另一厚度为100～350埃的二氧化硅介质层14’。以层14’为缓冲层，离子注入掺杂栅电极15，源区23和漏区13。对N型晶体管而言，掺杂剂为磷或砷或锑等。对P型晶体管而言，掺杂剂为硼或氟化硼或铟或镓等。掺杂剂浓度为5×1019cm-3～1×1020cm-3。
如图10所示，栅电极15，源区23和漏区13掺杂后回刻离子注入缓冲层14’以形成栅电极侧墙14。侧墙14的厚度为100～300埃。
如图1所示，以侧墙14为隔离层，采用常规CMOS技术在栅电极15，源区23和漏区13上自对准制作金属硅化物层25、23’和13’。由于源区23和漏区13下陷于隐埋氧化层11中，而且该下陷深度是可调节的，故为低阻的金属硅化物层23’和13’的形成提供了足够的可消耗硅层。
最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的超薄体SOI MOS晶体管及其集成电路。
权利要求
1.一种源漏下陷型超薄体SOI MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一沟道区，一源区和一漏区；所述栅电极位于栅介质层之上；所述栅介质位于沟道层之上；所述沟道区两端分别与所述源区和漏区相连；所述晶体管位于绝缘衬底上；其特征在于，所述源漏区的底部低于沟道区底部，即源漏区比沟道区厚；厚源漏区通过辐射状的衔接部分过渡到薄沟道区；在所述过渡区，源漏区的一部分延伸到所述栅电极之下与之形成交叠；源漏区相互对称并和栅电极自对准。
2.如权利要求1所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述绝缘衬底包括一隐埋介质层和一基底，隐埋介质层在基底之上，所述隐埋介质层局部形成浅槽，所述晶体管的源漏区位于该浅槽内，即源漏区下陷于隐埋介质层之中，而沟道区位于该隐埋介质层的表面。
3.如权利要求1所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述沟道区的材料为单晶半导体硅或锗硅合金，厚度为50～200埃。
4.如权利要求1所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述栅电极材料为下列材料或组合之一多晶硅与其金属化合物组合、多晶锗硅与其金属化合物组合、多晶硅金属化合物、多晶锗硅金属化合物、金属。
5.如权利要求1所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述栅介质层材料为下列材料之一氧化硅、氮氧化硅、高k；其等效氧化层厚度为5～20埃。
6.如权利要求1所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述源漏区为半导体材料及其金属半导体化合物，或者仅为金属半导体化合物，最深处厚度为350～750埃。
7.如权利要求6所述的源漏下陷型超薄体SOI MOS晶体管，其特征在于，所述半导体材料为硅或锗硅合金。
8.一种源漏下陷型超薄体SOI MOS晶体管及其集成电路的制作方法，包括以下步骤(1)减薄SOI衬底上半导体层的厚度到所需厚度；(2)定出器件有源区；(3)生长栅介质层；(4)淀积栅电极层和牺牲介质层，光刻和刻蚀所淀积的牺牲介质层、栅电极层、和栅介质层形成栅电极图形；(5)淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，再刻蚀侧墙和栅电极以外的硅层至掩埋氧化层；(6)涂布光刻胶并光刻，显露出有源区；(7)采用各向同性腐蚀技术腐蚀所露出的隐埋氧化层以形成浅槽，当浅槽的侧面边界延伸到栅电极以下后停止腐蚀；(8)采用半导体材料填充所形成的浅槽并与浅槽内的硅层相连；(9)腐蚀掉所有栅电极顶部和两侧的牺牲介质层后再淀积或者热氧化生长形成另一薄介质层；(10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成栅电极侧墙；(11)采用常规硅化物技术在源漏区以及栅电极上制作硅化物；(12)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的超薄体SOI MOS晶体管及其集成电路。
9.如权利要求8所述的制作方法，其特征在于，所述步骤(1)中所采用的SOI衬底为键合/腐蚀型或氧注入型材料，SOI减薄采用的技术是热氧化+腐蚀。
10.如权利要求8所述的制作方法，其特征在于，所述步骤(4)中牺牲介质层材料为氮化硅，或者其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料；其膜厚为200～400埃。
11.如权利要求8所述的制作方法，其特征在于，所述步骤(5)中牺牲侧墙介质层材料为氮化硅，或者其它与硅和氧化硅均有很高腐蚀选择比的薄膜材料；其膜厚为400～800埃。
12.如权利要求8所述的制作方法，其特征在于，所述步骤(8)中浅槽填充方法是下列之一选择外延法，选择CVD法，LPCVD法；填充材料是硅或锗硅合金。
13.如权利要求12所述的制作方法，其特征在于，所述的LPCVD方法包括以下步骤多晶硅或多晶锗硅淀积、化学机械抛光和回刻。
14.如权利要求13所述的制作方法，其特征在于，其中所淀积多晶硅或多晶锗硅的厚度应大于栅电极顶部的牺牲介质层、栅电极层和栅介质层厚度之和。
全文摘要
本发明提供了一种自对准的源漏下陷型超薄体SOI MOS晶体管结构。该MOS器件有一个薄的沟道区和厚的源漏区。沟道区位于绝缘衬底的隐埋介质层的表面，源漏区位于沟道区两端并下陷于隐埋介质层中。这样，源漏区为低阻硅化物的生成提供足够的材料。该器件结构的一主要特征是厚源漏区相互对称并和栅电极自对准。这一自对准结构形成的工艺方法包括如下步骤在栅电极两侧形成牺牲侧墙；以该侧墙和栅电极为掩膜各相同性地腐蚀隐埋介质层形成浅槽；以浅槽区内显露的半导体层为籽晶外延生长或淀积半导体材料以填充浅槽。
文档编号H01L21/84GK1540768SQ20031010342
公开日2004年10月27日 申请日期2003年10月31日 优先权日2003年10月31日
发明者张盛东, 陈文新, 张志宽, 黄如, 韩汝琦 申请人:北京大学