专利名称：基于源体异质结的单晶体管dram单元及其制备方法
技术领域：
本发明一般涉及一种无电容式(Capacitorless)动态随机存取存储器(DRAM)制备方法，尤其涉及一种基于源体异质结的单晶体管动态随机存取存储器(IT-DRAM)单元结构及其制备方法。
背景技术：
随着半导体集成电路器件特征尺寸的不断缩小，对于传统的单晶体管/单电容(1T/1C)嵌入式(embedded)DRAM单元而言，其电容一般包括堆叠式电容(stack capacitor)或者深沟槽式电容(de印-trench capacitor)等，为了获得足够的存储电容量 (一般要求30fF/单元)，所述DRAM单元的电容制备工艺将越来越复杂，并且与逻辑器件工艺兼容性也越来越差。因此，与逻辑器件兼容性良好的无电容DRAM将在超大规模集成电路 (VLSI)中的高性能嵌入式DRAM领域具有良好发展前景。其中IT-DRAM(one transistor dynamic random access memory)因其单元尺寸只有4F2而成为目前无电容DRAM的研究热点ο目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的结构，由于埋氧层的存在，可以有效实现体区空穴积累，增大了读“0”和读“1”状态之间输出电流差额， 即增大了信号裕度(margin)。但基于SOI结构的IT-DRAM存在的以下两方面问题1、体区电势受体区与源区和漏区的空穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小。2、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区空穴产生速率，增大IT-DRAM单元的读写速率。因此，现有的IT-DRAM仍然存在以下的缺陷例如，晶体管的工作电压过高，以及在读“0”和读“ 1”状态下的源漏电流之间差额较小，从而造成信号裕度较小、不利于DRAM 的工作稳定性等问题。
发明内容
为了克服现有技术的缺陷，本发明提出一种基于源体异质结的单晶体管DRAM单元及其制备方法。具体而言，本发明针对VLSI中在高性能嵌入式DRAM领域具有良好发展前景的无电容式IT-DRAM单元结构，提出一种基于P-SiGe体区(body)+N+-Si源区(source) 结构的IT-DRAM单元工艺制备方法，用以降低IT-DRAM单元的工作电压，同时又增大读“0” 和读“ 1，，之间的输出电流的差额，即增大信号裕度(margin)。为实现上述目的，本发明提供一种基于源体异质结的单晶体管DRAM单元的制备方法，其包括以下步骤在绝缘体上硅晶片的顶层中形成SiGe外延层；对该SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于待要形成的该NMOS晶体管的漏区。根据本发明的实施例，其中形成SiGe外延层包括以下步骤在该绝缘体上硅晶片的顶层上进行硬掩模层沉积，并通过光刻和蚀刻工艺在该硬掩模层上形成体区及漏区窗口 ；在该体区及漏区窗口中将该绝缘体上硅晶片的顶层蚀刻到留下一个薄层，作为SiGe外延的籽晶层；在该籽晶层上选择性外延生长SiGe，使得在该体区及漏区窗口内生长该SiGe 外延层直到与该绝缘体上硅晶片的顶层表面齐平；以及在形成该SiGe外延层之后，采用湿法蚀刻工艺去除该硬掩模层。根据本发明的实施例，其中在对该SiGe外延层进行表面干氧氧化工艺包括以下步骤对该绝缘体上硅晶片的其上形成有该SiGe外延层的表面进行干氧氧化工艺，以在该 SiGe外延层中形成该第一导电类型SiGe区，同时还在该绝缘体上硅晶片的整个表面上形成表面SiO2层；以及在停止干氧氧化工艺后，以湿法蚀刻工艺去除该表面SiA层。根据本发明的实施例，该方法还包括以下步骤在去除该表面5102层之后，在经过处理的绝缘体上硅晶片表面上外延生长Si衬层，且该Si衬层位于待要形成的该NMOS晶体管的栅极绝缘层下方。根据本发明的实施例，其中所形成的第一导电类型SiGe区为SihGe5x层，且 0. 01 彡 X 彡 0. 8。根据本发明的实施例，其中该NMOS晶体管还包括由第二导电类型Si材料制成的源区，在所述源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的该源体异质结，以及通过对该第一导电类型SiGe区中的漏极区进行第二导电类型杂质离子重掺杂来形成由第二导电类型SiGe材料制成的漏区。为实现上述目的，本发明还提供一种基于源体异质结的单晶体管DRAM单元，其包括绝缘体上硅晶片；以及NMOS晶体管，形成在该绝缘体上硅晶片上，该NMOS晶体管包括 第一导电类型SiGe体区，形成在在该绝缘体上硅晶片的顶层中，其中该第一导电类型SiGe 体区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置；漏区，由第二导电类型SiGe材料制成，且位于该第一导电类型SiGe体区一侧；以及源区，由第二导电类型Si材料制成，且位于该第一导电类型SiGe 体区另一侧；其中在该源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的源体异质结。根据本发明的实施例，其中在该绝缘体上硅晶片的顶层中、在该NMOS晶体管的栅极和漏极下方形成该第一导电类型Si层的薄层，以作为籽晶层来选择性外延生长SiGe外延层；以及通过对该SiGe外延层进行表面干氧氧化工艺来形成第一导电类型SiGe区，该第一导电类型SiGe区具有相对于该SiGe外延层而向两侧延伸扩散的曲面形状，且该第一导电类型SiGe区包括体区和漏极区，其中该体区位于该NMOS晶体管的栅极下方，而该漏极区对应于该NMOS晶体管的漏区。根据本发明的实施例，所述单晶体管DRAM单元还包括Si衬层，位于该绝缘体上硅晶片的其上形成有该第一导电类型SiGe体区的表面上，并位于该NMOS晶体管的栅极绝缘层下方。根据本发明的实施例，其中该第一导电类型SiGe区为P型的SihGe5x层，且 0. 01 彡 X 彡 0. 8。对于P-SiGe体区而言，由于SiGe的禁带宽度比Si来得窄，使得IT-DRAM的碰撞电离效应增大，从而载流子产生速率增大，电流增益增大。而由于源区与P-SiGe体区之间的PN结为P-SiGe/N+-Si异质结，Si的价带与SiGe 的价带之间有一个偏移(offset)，Si的价带更低于SiGe的价带，因而它可以有效抑制在 “ 1”状态时体区空穴通过源体PN结流失，即有效克服了因为体区窄禁带宽度的P-SiGe而造成源体漏电增大问题。总之，基于P-SiGe体区+N+-Si源区的IT-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间的输出电流的差额，即增大了信号裕度(margin)。
图1-图3为示出采用碰撞电离效应的IT-DRAM的读写操作方法示意4示意性示出晶体管开启状态时的源漏电流及其差值图5-图13为示出根据本发明的实施例的基于源体异质结的单晶体管DRAM的制备工艺的剖视图
具体实施例方式IT-DRAM 一般为一个SOI (绝缘体上硅)浮体(floating body)晶体管，当对其体区充电时，即通过体区空穴的积累来完成写“1”操作，这时由于体区空穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电时，即通过体漏或者体源PN结正向偏置 (forward bias)将其体区积累的空穴放掉来完成写“0”操作，这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和 “0”状态的阈值电压不同，两者源漏电流也不一样，当源漏电流较大时即表示读出的是“1”， 而源漏电流较小时即表示读出的是“ 0 ”。IT-DRAM的工作特性在以下论文中有详细描述0hsawa，T. ；et a 1. Memory design using a one-transistor gain cell on SOI (使用SOI上的单晶体管增益单元进行存储器设计)，Solid-State Circuits, IEEE Journal, Nov 2002, Volume :37Issue :11, page 1510-1522。根据写“1”的操作方法的不同，IT-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在体区积累空穴，另一类采用栅致漏极泄漏 (GIDL，gate-induced-drain-leakage)效应使体区积累空穴。其中采用碰撞电离效应的 IT-DRAM是目前IT-DRAM的研究热点，它的读写操作方法如图1_图4所示。其中，如图1所示，在进行写“1”操作中，IT-DRAM单元工作于饱和区时将空穴注入体区中。如图2所示，在进行写“0”操作中，PN结正向偏置，从体区中释放出空穴。如图3所示，在进行读操作中，IT-DRAM单元工作于线性区，使得漏极电流差值依赖于体区积累的空穴的数目(体效应)而生成。
图4示意性示出晶体管开启状态时的源漏电流及其差值。其中Vgs为晶体管的栅极端和源极端之间的电压，Ids为晶体管的漏极端与源极端之间的电流(即源漏电流)，Itl和 I1分别为在Vgs达到Vwtoad时读出的“0”状态下的源漏电流和“1”状态下的源漏电流，Δ Ids 是这两种状态下的源漏电流差值，且满足公式I Δ Ids = I「IQ = f(VffLraad, AVbody, t。x，Na)公式 I其中Δ Vbtxly为体区电势差，t。x为栅氧层厚度、NA为体区受子(acceptor)浓度。公式I表示Δ Ids是读操作时WL所加电压、体区电势差、栅氧层厚度和体区受子浓度的函数。本发明针对应用碰撞电离效应的IT-DRAM提出一种基于P-SiGe体区 (body)+N+-Si 源区(source)+N+-SiGe 漏区(drain)的 IT-DRAM 单元的制备方法。对于 P-SiGe体区+N+-SiGe漏区的体漏PN结区域而言，由于SiGe的禁带宽度比Si来得窄，使得 IT-DRAM的碰撞电离效应增大，从而载流子产生速率增大，电流增益增大。而由于晶体管的源区与体区之间的PN结为P-SiGe/N+-Si异质结，Si的价带与SiGe的价带之间有一个偏移，Si的价带更低于SiGe的价带，它可以有效抑制当晶体管呈“1”状态时体区空穴通过源体PN结流失，即有效克服了因为体区窄禁带宽度的P-SiGe而造成源体漏电增大的问题。总之，基于P-SiGe体区+N+-Si源区的IT-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间的输出电流差额，即增大了信号裕度(margin)。如图5-图13所示，根据本发明的具体实施例，所述基于源体异质结的单晶体管 DRAM单元的制备方法包括以下步骤首先，本发明基于如图5所示的绝缘体上硅(SOI)晶片来形成1T-DRAM，SOI晶片的制备技术现在已经很成熟，是目前常规的商业硅片。本发明可选用的SOI晶片包括衬底、 位于该衬底上的埋氧层(BOX)和位于该BOX层上的作为SOI晶片的顶层的P-Si层(即第一导电类型Si层)。然后，如图6所示，在SOI晶片上进行硬掩模(_层(一般采用氮化硅)沉积，然后对该硬掩模层进行光刻、蚀刻等工艺，从而形成具有体区及漏区窗口的硬掩模层。然后，在该体区及漏区窗口中将该顶层(即P-Si层)蚀刻到一定程度，使得在BOX 层上方留下一薄层的硅层，作为后续SiGe外延的籽晶层(如图7所示)。如图8所示，接着基于该籽晶层选择性外延生长(SEG，selective epitaxial growth) SiGe，使得该栅极及漏区窗口(即外延窗口)内生长满P-SiGe外延层。然后，如图9所示，采用湿法蚀刻工艺去除该硬掩模层。如图10所示，接下来进行全局化晶片表面干氧氧化，即对该SOI晶片的其上形成有该SiGe外延层的表面进行干氧氧化工艺。这时，在该SiGe外延层中，经氧化浓缩(即进行锗浓缩)后所获得的产物就是第一导电类型SiGe区(即P-SiGe区)。该P-SiGe区就是
SipxGex 层。该第一导电类型SiGe区包括体区和漏极区，其中该体区位于待要形成的NMOS晶体管的栅极下方，而该漏极区对应于待要形成的NMOS晶体管的漏区。该第一导电类型SiGe 区具有相对于该SiGe外延层而向两侧延伸扩散的曲面形状。同时，表面干氧氧化工艺还使得在SOI晶片的整个表面(包括该SiGe区的上表面)上形成一层SW2层(其后称为表面SW2层)。须了解，所谓的全局化晶片表面干氧氧化是指对SOI晶片的全部表面进行干氧氧化。这时，由于该干氧氧化，SOI晶片表面上包含SiGe外延层的部分会自其表面往下进行 SihGe5x层的氧化浓缩，锗被浓缩进入下面的SiGe外延层中，从而形成浓度更高的锗硅层， 而在这部分的表面上会形成一层Si02层，同时在SOI晶片的除了 SihGe5x层以外的Si区域的表面上也形成该Si02层。这种干氧氧化工艺一直进行到SihGe5x层中的锗含量达到所需的摩尔比(如 Sia7Gea3)后才停止，该所需的摩尔比使得该SiGe区的价带位置能够高于绝缘体上硅晶片的顶层材料(P-Si材料)的价带位置。通过调节这个摩尔比，可以调节SihGe5x的禁带宽度， 即IT-DRAM体区的禁带宽度，X值越大，SihGe5x层的禁带宽度越小，Si1^xGex的价带位置比 P-Si的价带位置更高，从而在体区形成更深的空穴势阱。在本发明的实施例中，为了满足上述要求，X的取值范围为0. 01^X^0. 8，为了获得更优良的性能，优选0. 1彡X彡0. 5。然后再以湿法蚀刻工艺去除该表面SiO2层。由于是对SiGe层和位于该Sife层两侧的Si层表面同时进行干氧氧化，在去除表面S^2层后，Si层和SiGe层表面也基本处在同一平面(如图11所示)。当其后形成NMOS晶体管的栅极绝缘层(栅氧层)时，如果是通过对SiGe体区直接氧化以形成表面S^2层作为该栅极绝缘层，则由于在SW2层和下面的SiGe层之间的界面处会形成大量缺陷，界面态密度较大，因此不能在SiGe体区表面直接氧化形成栅氧层， 而需要在该SiGe体区的表面上外延生长一层Si衬层(如图12所示)，以减少界面态密度。最后，在位于P-SiGe体两侧的绝缘体上硅晶片的P-Si层中制备浅槽隔离区， 并在该隔离区之间的区域内进行后续的PD (Partial D印letion，部分耗尽)NMOS晶体管的制备。由此而得到由第二导电类型Si (即N+-Si)材料制成的源区和由第二导电类型 SiGe (即N+-SiGe)材料制成的漏区(分别位于该SiGe体区两侧)，其中通过在P-SiGe区的漏极区中进行N型杂质离子重掺杂而形成该漏区，从而实现了 P-SiGe体区+N+-Si源区结构的IT-DRAM单元，其中在所述源区与SiGe体区之间形成硅-锗硅异质结。本发明的 IT-DRAM要求其NMOS晶体管的体区相比于源区具有较深的空穴势阱，以减小空穴的流失， 增大 IT-DRAM 的保持时间(retention time)。仍参阅图13，其示出了根据本发明的制备方法获得的基于源体异质结的单晶体管 DRAM单元的结构。该单晶体管DRAM单元包括绝缘体上硅晶片和形成在该绝缘体上硅晶片中的NMOS晶体管。其中该NMOS晶体管包括=P-SiGe体区(即SihGe^x层)，形成在在该绝缘体上硅晶片的顶层中且位于待要形成的NMOS晶体管的栅极下方，其中该P-SiGe体区中的锗含量须达到所需的摩尔比，该所需的摩尔比使得该SiGe体区的价带位置能够高于 SOI晶片的P-Si材料的价带位置。通过调节这个摩尔比，可以调节SihGe5x的禁带宽度， 即IT-DRAM体区的禁带宽度，X值越大，SihGe5x层的禁带宽度越小，Si1^xGex的价带位置比 P-Si材料的价带位置更高，从而在体区形成更深的空穴势阱。在本发明的实施例中，为了满足上述要求，X的取值范围为0. 01^X^0. 8，为了获得更优良的性能，优选取值范围为 0. 1 ^ X ^ 0. 5o该NMOS晶体管还可包括栅极及位于其下的栅极绝缘层、位于该栅极两侧的栅极侧墙、以及通过重掺杂第二导电类型杂质离子(即N+离子)而形成的由第二导电类型Si材料(即N+-Si)制成的源区和由第二导电类型SiGe (即N+-SiGe)材料制成的漏区，所述源区和漏区分别位于该P-SiGe体区的两侧。在所述源区与该SiGe体区之间形成基于硅-锗硅的源体异质结。其中，该绝缘体上硅晶片包括衬底；埋氧层，位于该衬底上；以及第一导电类型 Si层(P-Si)，其作为该绝缘体上硅晶片的顶层位于该埋氧层上。其中，当在该绝缘体上硅晶片中形成P-SiGe区时，首先在该埋氧层上方于该第一导电类型Si层中形成一个薄层，以此作为籽晶层来选择性外延生长SiGe外延层；以及通过对该SiGe外延层进行表面干氧氧化工艺来形成P-SiGe区，该P-SiGe区具有相对于该SiGe 外延层而向两侧延伸扩散的曲面形状。该单晶体管DRAM单元还包括Si衬层，位于该P-SiGe体区的表面上方，并位于该 NMOS晶体管的栅极绝缘层下方。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种基于源体异质结的单晶体管DRAM单元制备方法，该方法包括以下步骤 在绝缘体上硅晶片的顶层中形成SiGe外延层；对该SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止； 以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于待要形成的该NMOS晶体管的漏区。
2.根据权利要求1所述的制备方法，其中形成SiGe外延层包括以下步骤在该绝缘体上硅晶片的顶层上进行硬掩模层沉积，并通过光刻和蚀刻工艺在该硬掩模层上形成体区及漏区窗口；在该体区及漏区窗口中将该绝缘体上硅晶片的顶层蚀刻到留下一个薄层，作为SiGe 外延的籽晶层；在该籽晶层上选择性外延生长SiGe，使得在该体区及漏区窗口内生长该SiGe外延层直到与该绝缘体上硅晶片的顶层表面齐平；以及在形成该SiGe外延层之后，采用湿法蚀刻工艺去除该硬掩模层。
3.根据权利要求1所述的制备方法，其中在对该SiGe外延层进行表面干氧氧化工艺包括以下步骤对该绝缘体上硅晶片的其上形成有该SiGe外延层的表面进行干氧氧化工艺，以在该 SiGe外延层中形成该第一导电类型SiGe区，同时还在该绝缘体上硅晶片的整个表面上形成表面SiO2层；以及在停止干氧氧化工艺后，以湿法蚀刻工艺去除该表面S^2层。
4.根据权利要求3所述的制备方法，该方法还包括以下步骤在去除该表面SiO2层之后，在经过处理的绝缘体上硅晶片表面上外延生长Si衬层，且该Si衬层位于待要形成的该NMOS晶体管的栅极绝缘层下方。
5.根据权利要求1至4中任意一项所述的制备方法，其中所形成的第一导电类型SiGe 区为SDex层，且0. 01彡X彡0. 8。
6.根据权利要求1至4中任意一项所述的制备方法，其中该NMOS晶体管还包括由第二导电类型Si材料制成的源区，在所述源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的该源体异质结，以及通过对该第一导电类型SiGe区中的漏极区进行第二导电类型杂质离子重掺杂来形成由第二导电类型SiGe材料制成的漏区，。
7.一种基于源体异质结的单晶体管DRAM单元，包括 绝缘体上硅晶片；以及NMOS晶体管，形成在该绝缘体上硅晶片上，该NOMS晶体管包括 第一导电类型SiGe体区，形成在在该绝缘体上硅晶片的顶层中，其中该第一导电类型 SiGe体区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置；以及漏区，由第二导电类型SiGe材料制成，且位于该第一导电类型SiGe体区一侧；以及源区，由第二导电类型Si材料制成，且位于该第一导电类型SiGe体区另一侧；其中在该源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的源体异质结。
8.根据权利要求7所述的单晶体管DRAM单元，其中在该绝缘体上硅晶片的顶层中、在该NMOS晶体管的栅极和漏极下方形成该第一导电类型Si层的薄层，以作为籽晶层来选择性外延生长SiGe外延层；以及通过对该SiGe外延层进行表面干氧氧化工艺来形成第一导电类型SiGe区，该第一导电类型SiGe区具有相对于该SiGe外延层而向两侧延伸扩散的曲面形状，且该第一导电类型SiGe区包括体区和漏极区，其中该体区位于该NMOS晶体管的栅极下方，而该漏极区对应于该NMOS晶体管的漏区。
9.根据权利要求7或8所述的单晶体管DRAM单元，还包括Si衬层，位于该绝缘体上硅晶片的其上形成有该第一导电类型SiGe体区的表面上，并位于该NMOS晶体管的栅极绝缘层下方。
10.根据权利要求7或8所述的单晶体管DRAM单元，其中该第一导电类型SiGe区为 SihGiix 层，且 0.01 彡 X 彡 0.8。
全文摘要
一种基于源体异质结的单晶体管DRAM单元及其制备方法。该方法包括以下步骤在绝缘体上硅晶片的顶层中形成SiGe外延层；对SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比让该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于该NMOS晶体管的漏区。本发明可以有效降低工作电压，同时又增大了信号裕度。
文档编号H01L21/8242GK102437126SQ20111039123
公开日2012年5月2日 申请日期2011年11月30日 优先权日2011年11月30日
发明者陈玉文, 黄晓橹 申请人:上海华力微电子有限公司