一种薄硅层soi基横向绝缘栅双极型晶体管的制作方法
【专利摘要】本实用新型公开了一种薄硅层SOI基横向绝缘栅双极型晶体管，所述横向绝缘栅双极型晶体管以薄硅层SOI基作为衬底，采用浅槽隔离和阳极浮空缓冲区的设计结构。这种新型薄硅层SOI基横向绝缘栅双极型晶体管在保证器件较小的关断时间的前提下，可以消除器件导通时的负阻效应，提高器件的工作稳定性；此外，该器件采用的浅槽隔离和阳极浮空缓冲区的设计结构可以采用集成电路制造工艺的浅槽隔离工艺实现，并且这种设计还可以减小器件的横向尺寸，提高电流导通能力。
【专利说明】
一种薄硅层SO I基横向绝缘栅双极型晶体管
技术领域
[0001]本实用新型涉及半导体电力电子器件技术领域中的SOI基电导调制型高压功率器件，具体是一种薄硅层SOI基横向绝缘栅双极型晶体管。
【背景技术】
[0002]以绝缘体上娃(SO1:Silicon On Insulator)为衬底材料制作的横向绝缘栅双极型晶体管(LIGBT:Lateral Insulated Gate Bipolar Transistor)，简称S01-LIGBT，尤其是薄硅层S01-LIGBT，是SOI高压集成电路的一个关键组成部分，它具有驱动简单，电流能力大，易于集成的优点，但是其关断速度远比横向双扩散金属-氧化物-半导体效应晶体管(LDMOS,Lateral Double-diffused M0SFET)的关断速度慢，导致其开关损耗较大，这影响了 SOI横向绝缘栅双极性晶体管在功率集成电路中的应用。
[0003]提高薄硅层S01-LIGBT器件关断速度从而减小开关损耗的方法主要有三类:
[0004]一是降低漂移区内非平衡载流子的寿命，增加复合速率，以提高关断速度。事实上降低漂移区内非平衡载流子寿命的同时，其非平衡载流子总数也会减小，这将导致导通电阻增大，所以这种方法存在折衷的问题；
[0005]二是控制从阳极到漂移区的少数载流子注入水平，以达到导通电阻和关断时间的折衷；
[0006]三是在阳极区提供非平衡载流子抽出通道，在关断时迅速减少漂移区内非平衡载流子的总数，以提高器件的关断速度。非平衡载流子抽出通道的结构通常会影响少数载流子注入效率，即影响导通时漂移区内非平衡载流子总数，从而影响导通电阻。并且，在器件正向开启过程中，由于载流子从LDMOS导通模式向LIGBT导通模式的转换，导通过程中容易出现负阻效应。
[0007]本专利所提供的新结构器件属于上述提高薄硅层S01-LIGBT器件关断速度方法中的第三类，通过提供新颖的阳极区非平衡载流子抽出通道来减小关断过程的损耗、优化导通电阻和关断时间之间的约束关系，完全消除正向导通过程中的负阻效应，从而达到减小器件工作期间总损耗、提高器件工作稳定性的目的。
[0008]针对通过在阳极区提供非平衡载流子抽出通道来提高薄硅层S01-LIGBT器件关断速度的方法，由于顶层硅非常薄(典型厚度约I?2um)，难以实现复杂的器件结构设计，现有技术中比较典型的器件结构包括常规阳极短路结构、分离阳极结构、介质隔离阳极短路结构、阳极抬高介质隔离短路结构等。现有结构中要么加工工艺复杂，要么需要较大的额外面积，器件正向导通能力弱。
【发明内容】
[0009]本实用新型的目的是解决现有技术中，加工工艺复杂，需要较大的额外面积，器件正向导通能力弱等问题。
[0010]为实现本实用新型目的而采用的技术方案是这样的，一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:包括第二导电类型衬底层、绝缘介质层、第二导电类型阴极阱区、重掺杂第一导电类型阴极区、重掺杂第二导电类型阴极区、阴极接触区、栅极接触区、栅极介质层、第一导电类型漂移区、第一导电类型阳极缓冲区、重掺杂第二导电类型阳极区、阳极接触区、重掺杂第一导电类型阳极区、浅槽隔离区、第二导电类型浮空区和第一导电类型阳极阱区。
[0011]所述绝缘介质层覆盖于第二导电类型衬底层之上。
[0012]所述第二导电类型阴极阱区、第一导电类型漂移区、第一导电类型阳极缓冲区和第一导电类型阳极阱区，均覆盖于绝缘介质层之上。
[0013]所述重掺杂第一导电类型阳极区和浅槽隔离区覆盖于第一导电类型阳极阱区之上。
[0014]所述第二导电类型浮空区浮空于第一导电类型阳极阱区内部。
[0015]所述重掺杂第二导电类型阳极区位于第一导电类型阳极缓冲区内部。
[0016]所述阳极接触区分别覆盖于第二导电类型阳极区之上的部分表面和重掺杂第一导电类型阳极区之上的部分表面。
[0017]所述重掺杂第一导电类型阴极区和重掺杂第二导电类型阴极区位于第二导电类型阴极阱区的内部。
[0018]所述阴极接触区覆盖于重掺杂第二导电类型阴极区之上，所述阴极接触区还覆盖于重掺杂第一导电类型阴极区之上的部分表面。
[0019]所述栅极介质层覆盖于重掺杂第一导电类型阴极区之上，所述栅极介质层还覆盖于重掺杂第一导电类型阴极区和第一导电类型漂移区之上的部分表面。
[0020]所述栅极接触区覆盖于栅极介质层之上。
[0021]进一步，所述第二导电类型阴极阱区和第一导电类型漂移区相接触，所述第一导电类型漂移区和第一导电类型阳极缓冲区相接触，所述一导电类型阳极缓冲区和第一导电类型阳极阱区相接触。
[0022]进一步，所述第二导电类型浮空区与浅槽隔离区的底部相接触。
[0023]进一步，所述浅槽隔离区和重掺杂第一导电类型阳极区相接触，所述浅槽隔离区和第一导电类型阳极缓冲区相接触。
[0024]进一步，所述重掺杂第二导电类型阳极区与第一导电类型漂移区、浅槽隔离区和第一导电类型阳极阱区不接触。
[0025]进一步，所述重掺杂第一导电类型阴极区和重掺杂第二导电类型阴极区相接触。
[0026]进一步，所述浅槽隔离区内填绝缘介质。
[0027]值得说明的是，所述浅槽隔离区14和第二导电类型浮空区15的宽度和深度可以调节;所述第二导电类型浮空区15和第一导电类型阳极阱区16的掺杂浓度可以调节；
[0028]本实用新型的技术效果是毋庸置疑的，本实用新型具有以下优点:
[0029]所述横向绝缘栅双极型晶体管以薄硅层SOI基作为衬底，采用浅槽隔离和阳极浮空缓冲区的设计结构。与现有技术中的常规短路阳极薄硅层S01-LIGBT器件、分段短路阳极薄硅层S01-LIGBT器件、介质隔离阳极薄硅层S01-LIGBT器件和阳极抬高薄硅层S01-LIGBT器件等相比，所述新型薄硅层SOI基横向绝缘栅双极型晶体管在保证器件较小的关断时间的前提下，可以消除器件导通时的负阻效应，提高器件的工作稳定性;此外，该器件采用的浅槽隔离和阳极浮空缓冲区的设计结构可以采用集成电路制造工艺的浅槽隔离工艺实现，并且这种设计还可以减小器件的横向尺寸，提高电流导通能力。
【附图说明】
[0030]图1为现有技术中常规短路阳极薄硅层S01-LIGBT器件的结构示意图；
[0031]图2为现有技术中分段短路阳极薄硅层S01-LIGBT器件的结构示意图；
[0032]图3为现有技术中介质隔离阳极薄硅层S01-LIGBT器件的结构示意图；
[0033]图4为现有技术中阳极抬高薄硅层S01-LIGBT器件的结构示意图；
[0034]图5为本实用新型提供的薄硅层S01-LIGBT器件实施例1结构示意图。
[0035]图6为本实用新型提供的薄硅层S01-LIGBT器件实施例2结构示意图。
[0036]图中:第二导电类型衬底层1、绝缘介质层2、第二导电类型阴极阱区3、重掺杂第一导电类型阴极区4、重掺杂第二导电类型阴极区5、阴极接触区6、栅极接触区7、栅极介质层
8、第一导电类型漂移区9、第一导电类型阳极缓冲区10、重掺杂第二导电类型阳极区11、阳极接触区12、重掺杂第一导电类型阳极区13、浅槽隔离区14、第二导电类型浮空区15、第一导电类型阳极阱区16。
【具体实施方式】
[0037]下面结合实施例对本实用新型作进一步说明，但不应该理解为本实用新型上述主题范围仅限于下述实施例。在不脱离本实用新型上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本实用新型的保护范围内。
[0038]实施例1:
[0039]如图5所示，一种薄硅层SOI基横向绝缘栅双极型晶体管包括:P型衬底层1、绝缘介质层2、P型阱区3、N+阴极区4、P+阴极区5、阴极接触区6、栅极接触区7、栅极介质层8、N型漂移区9、N型阳极缓冲区10、P+型阳极区11、阳极接触区12、N+型阳极区13、浅槽隔离区14、P+型浮空区15和N型阳极阱区16。
[0040]所述绝缘介质层2覆盖于P型衬底层I之上;所述绝缘介质层2为2μπι厚度的二氧化娃；
[0041]所述P型阱区3、Ν型漂移区9、Ν型阳极缓冲区10和N型阳极阱区16，均覆盖于绝缘介质层2之上的部分表面;所述N型漂移区9为Ιμπι厚度的硅，其中磷掺杂浓度沿阴极到阳极方向线性增加;所述N型阳极阱区16的掺杂浓度优选为2el6的磷杂质。
[0042]所述N+型阳极区13和浅槽隔离区14覆盖于N型阳极阱区16之上的部分表面;所述N+型阳极区13的掺杂浓度为浓度大于19次方以上的磷杂质重掺杂，优选的深度为0.3μπι;所述浅槽隔离区14的宽度优选为2μπι，深度优选为0.5μπι;所述浅槽隔离区14内填充绝缘介质层二氧化硅；
[0043]所述P+型浮空区15浮空于N型阳极阱区16内部;所述P+型浮空区15的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂;所述P+型浮空区15的宽度优选为Um;所述P+型浮空区15的深度优选为0.3μηι;
[0044]所述P+型阳极区11位于N型阳极缓冲区10内部;所述P+型阳极区11的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂，优选的深度为0.3μπι;
[0045]所述阳极接触区12分别覆盖于P+型阳极区11之上的部分表面和N+型阳极区13之上的部分表面；
[0046]所述N+阴极区4和P+阴极区5位于P型阱区3的内部;所述N+阴极区4的掺杂浓度为浓度大于19次方以上的磷杂质重掺杂，优选的深度为0.3μπι;所述P+阴极区5的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂，优选的深度为0.3μπι;
[0047]所述阴极接触区6覆盖于P+阴极区5之上，所述阴极接触区6还覆盖于N+阴极区4之上的部分表面；
[0048]所述栅极介质层8覆盖于N+阴极区4之上，所述栅极介质层8还覆盖于N+阴极区4和N型漂移区9之上的部分表面；
[0049]所述栅极接触区7覆盖于栅极介质层8之上。
[0050]相对于现有技术中制得的晶体管要达到保证器件较小的关断时间的前提下完全消除器件导通时的负阻效应，要么所需要的额外阳极横向尺寸大、电流导通能力弱，要么工艺实现方式复杂、工艺容差难控制。本实施例制得的晶体管制作简单，工艺容差易控制，在保证器件较小的关断时间的前提下能够完全消除器件导通时的负阻效应，阳极横向尺寸仅增加2μπι，浅槽隔离深度仅为0.5μπι，其电流导通能力强。
[0051 ] 实施例2:
[0052]如图6所示，一种薄硅层SOI基横向绝缘栅双极型晶体管包括:P型衬底层1、绝缘介质层2、Ρ型阱区3、Ν+阴极区4、Ρ+阴极区5、阴极接触区6、栅极接触区7、栅极介质层8、Ν型漂移区9、Ν型阳极缓冲区10、Ρ+型阳极区11、阳极接触区12、Ν+型阳极区13、浅槽隔离区14、Ρ+型浮空区15和N型阳极阱区16。
[0053]所述绝缘介质层2覆盖于P型衬底层I之上;所述绝缘介质层2为2μπι厚度的二氧化娃;
[0054]所述P型阱区3、Ν型漂移区9、Ν型阳极缓冲区10和N型阳极阱区16，均覆盖于绝缘介质层2之上的部分表面;所述N型漂移区9为Ιμπι厚度的硅，其中磷掺杂浓度沿阴极到阳极方向线性增加;所述N型阳极阱区16的掺杂浓度优选为lel6的磷杂质。
[0055]所述N+型阳极区13和浅槽隔离区14覆盖于N型阳极阱区16之上的部分表面;所述N+型阳极区13的掺杂浓度为浓度大于19次方以上的磷杂质重掺杂，优选的深度为0.3μπι;所述浅槽隔离区14的宽度优选为3μπι，深度优选为0.2μπι;所述浅槽隔离区14内填充绝缘介质层二氧化硅；
[0056]所述P+型浮空区15浮空于N型阳极阱区16内部;所述P+型浮空区15的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂;所述P+型浮空区15的宽度优选为2μπι;所述P+型浮空区15的深度优选为0.5μηι;
[0057]所述P+型阳极区11位于N型阳极缓冲区10内部;所述P+型阳极区11的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂，优选的深度为0.3μπι;
[0058]所述阳极接触区12分别覆盖于P+型阳极区11之上的部分表面和N+型阳极区13之上的部分表面；
[0059]所述N+阴极区4和P+阴极区5位于P型阱区3的内部;所述N+阴极区4的掺杂浓度为浓度大于19次方以上的磷杂质重掺杂，优选的深度为0.3μπι;所述P+阴极区5的掺杂浓度为浓度大于19次方以上的硼杂质重掺杂，优选的深度为0.3μπι;
[0060]所述阴极接触区6覆盖于P+阴极区5之上，所述阴极接触区6还覆盖于N+阴极区4之上的部分表面；
[0061]所述栅极介质层8覆盖于N+阴极区4之上，所述栅极介质层8还覆盖于N+阴极区4和N型漂移区9之上的部分表面；
[0062]所述栅极接触区7覆盖于栅极介质层8之上。
[0063]相对于现有技术中制得的晶体管要达到保证器件较小的关断时间的前提下能够完全消除器件导通时的负阻效应，要么所需要的额外阳极横向尺寸大、电流导通能力弱，要么工艺实现方式复杂、工艺容差难控制。本实施例制得的晶体管制作简单，工艺容差易控制，在保证器件较小的关断时间的前提下能够完全消除器件导通时的负阻效应，阳极横向尺寸仅增加3μπι，浅槽隔离深度仅为0.2μπι，其电流导通能力强。
【主权项】
1.一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:包括第二导电类型衬底层(I)、绝缘介质层(2)、第二导电类型阴极阱区(3)、重掺杂第一导电类型阴极区(4)、重掺杂第二导电类型阴极区(5)、阴极接触区(6)、栅极接触区(7)、栅极介质层(8)、第一导电类型漂移区(9)、第一导电类型阳极缓冲区(10)、重掺杂第二导电类型阳极区(11)、阳极接触区(12)、重掺杂第一导电类型阳极区(13)、浅槽隔离区(14)、第二导电类型浮空区(15)和第一导电类型阳极阱区(16); 所述绝缘介质层(2)覆盖于第二导电类型衬底层(I)之上； 所述第二导电类型阴极阱区(3)、第一导电类型漂移区(9)、第一导电类型阳极缓冲区(10)和第一导电类型阳极阱区(16)，均覆盖于绝缘介质层(2)之上； 所述重掺杂第一导电类型阳极区(13)和浅槽隔离区(14)覆盖于第一导电类型阳极阱区(16)之上； 所述第二导电类型浮空区(15)浮空于第一导电类型阳极阱区(16)内部； 所述重掺杂第二导电类型阳极区(11)位于第一导电类型阳极缓冲区(10)内部； 所述阳极接触区(12)分别覆盖于第二导电类型阳极区(11)之上的部分表面和重掺杂第一导电类型阳极区(13)之上的部分表面； 所述重掺杂第一导电类型阴极区(4)和重掺杂第二导电类型阴极区(5)位于第二导电类型阴极阱区(3)的内部； 所述阴极接触区(6)覆盖于重掺杂第二导电类型阴极区(5)之上，所述阴极接触区(6)还覆盖于重掺杂第一导电类型阴极区(4)之上的部分表面； 所述栅极介质层(8)覆盖于重掺杂第一导电类型阴极区(4)之上，所述栅极介质层(8)还覆盖于重掺杂第一导电类型阴极区(4)和第一导电类型漂移区(9)之上的部分表面；所述栅极接触区(7)覆盖于栅极介质层(8)之上。2.根据权利要求1所述的一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:所述第二导电类型阴极阱区(3)和第一导电类型漂移区(9)相接触，所述第一导电类型漂移区(9)和第一导电类型阳极缓冲区(10)相接触，所述第一导电类型阳极缓冲区(10)和第一导电类型阳极阱区(16)相接触。3.根据权利要求1所述的一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:所述第二导电类型浮空区(15)与浅槽隔离区(14)的底部相接触。4.根据权利要求1所述的一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:所述重掺杂第二导电类型阳极区(11)与第一导电类型漂移区(9)、浅槽隔离区(14)和第一导电类型阳极阱区(16)不接触。5.根据权利要求1所述的一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:所述重掺杂第一导电类型阴极区(4)和重掺杂第二导电类型阴极区(5)相接触。6.根据权利要求1所述的一种薄硅层SOI基横向绝缘栅双极型晶体管，其特征在于:所述浅槽隔离区(14)内填充绝缘介质。
【文档编号】H01L29/739GK205508825SQ201620057198
【公开日】2016年8月24日
【申请日】2016年1月21日
【发明人】陈文锁, 张培健, 钟怡, 王林凡, 肖添, 胡镜影, 杨婵, 王盛
【申请人】重庆中科渝芯电子有限公司, 中国电子科技集团公司第二十四研究所