专利名称：伪开漏型输出驱动器、半导体存储器装置及其控制方法
技术领域：
本发明构思的实施例涉及具有去加重功能的伪开漏型输出驱动器、包括该伪开漏型输出驱动器的半导体存储器装置以及相关控制方法。
背景技术：
半导体存储器装置可以是根据出现的需要来存储数据并读取所存储的数据的存储装置。半导体存储器装置通常分为随机存取存储器(RAM)以及只读存储器(ROM)。RAM通常是易失性存储器装置，其在没有施加功率的情况下丢失所存储的数据。 ROM通常是非易失性存储器装置，其即使在中断施加功率时也保持所存储的数据。RAM包括动态 RAM(DRAM)、静态 RAM(SRAM)等。ROM 包括可编程 ROM(PROM)、可擦除 I3ROM(EI3ROM)、包括快闪存储器的电EPROM (EEPROM)等。半导体存储器装置利用输出驱动器将数据输出至外部电路。输出驱动器通常经由输出焊盘而连接至这些外部电路。输出焊盘通常是众所周知的元件，其可以利用各种设计来实现。某些当代半导体装置并入通常被称为伪开漏(POD)型输出驱动器的输出驱动器类型。这种类型的输出驱动器有利于输出阻抗、输出信令等的限定。
发明内容
—方面，本发明构思的实施例涉及半导体存储器，其包括存储器单元阵列；输出驱动器，其具有伪开漏(POD)结构并配置为以去加重模式输出从存储器单元阵列检索的读取数据；以及控制逻辑，其配置为响应接收的读取命令来控制输出驱动器并激活去加重模式， 其中控制逻辑仅在其中读取数据由去加重模式下的输出驱动器输出的输出时段期间激活去加重模式。另一方面，本发明构思的实施例涉及半导体存储器装置中的输出驱动器的控制方法，输出驱动器根据伪开漏(POD)信令方案来操作，该方法包括在接收读取命令时，为输出驱动器激活去加重模式，从单元阵列检索读取数据并以去加重模式输出读取数据，以及在完成输出读取数据时去激活去加重模式，使得去加重模式仅在读取数据由输出驱动器输出的输出时段期间激活。另一方面，本发明构思的实施例涉及包括半导体存储器和存储器控制器的系统中的半导体存储器中的输出驱动器的控制方法，其中输出驱动器根据伪开漏(POD)信令方案来操作，且该方法包括将读取命令、输出启用信号以及去加重启用信号从存储器控制器通信至半导体存储器，检索由读取命令从半导体存储器中的单元阵列识别的读取数据，响应于输出启用信号以及去加重启用信号，经由输出驱动器中的正常驱动器输出读取数据或经由输出驱动器中的去加重驱动器输出读取数据，使得仅在其中读取数据由去加重驱动器输出的输出时段期间激活去加重驱动器。
参考附图，根据下述说明将使上述和其他目的以及特征变得显而易见。在所撰写的说明书和附图中，除非另作说明，否则相同的附图标号和标记用于表示相同或相似元件。图IA和IB是说明去加重技术的示意图。图2是说明根据本发明构思的实施例的具有去加重功能的输出驱动器的框图。图3是说明包括图2中的输出驱动器的半导体装置的框图。图4是说明根据本发明构思的实施例的存储器装置的框图。图5A和5B是说明响应于去加重功能的激活/去激活而进行操作的输出驱动器和接收器的示意图。图6是说明用于图4的输出驱动器的一种可能操作的时序图。图7是说明在读取间隙狭窄时使用的一种可能的去加重控制方法的时序图。图8是概括用于图4的存储器装置的一种可能的去加重控制方法的流程图。图9是说明根据本发明构思的另一实施例的存储器装置的框图。图10是进一步说明图9的ZQ代码生成器和输出驱动器的框图。图11是进一步说明在POD信令方案期间操作的ZQ代码生成器和输出驱动器的框图。图12是进一步说明图11的代码操作器的示意图。图13是进一步说明在POD信令方案期间操作的主0⑶块和去加重0⑶块的电路图。图14是概括根据本发明构思的实施例的用于输出驱动器的一种可能的终端阻抗控制方法的流程图。图15是说明根据本发明构思的另一实施例的存储器装置的框图。图16是包括根据本发明构思的实施例的存储器装置的存储器系统的一般框图。图17是进一步说明包括在图16的存储器模块中的存储器芯片的框图。图18包括图18a_18d，其说明根据本发明构思的实施例的存储器控制器和存储器之间的各种存储器总线连接架构。图19是说明包括根据本发明构思的实施例的存储器装置的电子系统的框图。图20是说明根据本发明构思的实施例的使用存储介质的存储器卡的框图。图21是说明根据本发明构思的另一实施例的存储器卡的框图。图22是说明包括根据本发明构思的实施例的RAM的计算系统的框图。
具体实施例方式现在将参考其中示出本发明构思的某些实施例的附图对本发明进行略为详细地说明。但是本发明构思可以以许多不同的形式来实施且不应理解为仅限于所说明的实施例。而是，提供这些实施例，使得本公开将是彻底和完整的，并将本发明构思的范围完全传达给本领域技术人员。
将可以理解，虽然本文中可以使用术语第一、第二、第三等以说明不同元件、组件、 区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应限于这些术语。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分也可称为第二元件、组件、 区域、层或部分。本文所使用的术语仅用于说明特定实施例，且不意欲限制本发明构思。如本文所用，单数形式“一”和“一个”也意图包括复数形式，除非上下文清楚地指明。还应理解，在本说明书中使用术语“包括”和/或“包含”时，指定存在确定的特征、整体、步骤、操作、元件和 /或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其的组。如本文所使用的，术语“和/或”包括一个或多个相关所列条目的任意和所有组合。将理解，当元件或层被称为位于另一元件或层“上”、“连接至”、“耦合至”或“邻接” 另一元件或层时，其可以直接位于其他元件或层上、连接到、耦合到或邻接于其他元件或层，或者可以存在插入元件或层。相反，当元件被称为“直接”位于另一元件或层“上”、“直接连接至”、“直接耦合至”或“紧邻接于”另一元件或层时，则不存在插入元件或层。除非另外规定，否则本文中所使用的所有术语(包括技术和科学术语)具有与本发明构思所属的本领域技术人员通常理解的含义相同的含义。还将认识到诸如那些定义在常用字典中的术语的术语应该解释为具有与相关技术和/或本说明书的情形中它们的含义一致的含义，且将不解释为具有理想化或过度正式形式含义，除非本文明确限定。图IA和IB是说明去加重技术的示意图。图IA示出如何实现输入信号Din的去加重。经由两个并行的信号路径传送所接收的输入信号Din。一个路径可以是其中将输入信号Din直接传送至加法器20的路径，而另一路径可以是其中输入信号Din通过延迟器10并被反转的路径。延迟器10可以控制输入信号Din的延迟幅值。加法器20可以配置为将原始/源数据和延迟并反转的信号相力口。但是，加法器20可以由有线-OR方式来形成。由加法器20提供的合成信号是输出信号 Dout0图IB进一步描述图IA的去加重电路的操作。参考图1B，假设输入信号Din以包括比特串“01100010100”。由延迟器10提供的延迟输入信号Din，也示于在图IB中。延迟输入信号Din’可以是反转的。在反转时，反转信号的电平(现在是-aXDin')可以由常数“a”的变化来控制。 输出信号Dout可以具有通过将输入信号Din与延迟输入信号-aXDin'相加而获得的波形。参考输出信号Dout，虽然连续地输出相同的比特，但是可以输出不同的电压电平。例如，在输出比特“11”的情况下，电压VHl可以输出为第一比特“1”，比电压VHl低的电压VH2可以输出为第二比特“1”。这种关系可以施加至连续的比特“00”。电压VL2可以输出为第一比特“0”，且高于电压VL2的电压VLl可以输出为第二比特“0”。利用与提供输出信号Dout的上述一个方式相类似的方式可以克服由于信道带宽限制所导致的问题。表示输入数据Din的方波可以包括高频噪声分量。如果步进提高或降低电平的去加重技术施加至方波，则高频噪声分量可以被显著抑制。这使得能够克服信道带宽的显著限制。如图IB中所示，如果根据去加重技术利用4电平信号或多电平(多于4)信号传送数据，则可以降低由于高频噪声分量产生的码元间干扰(ISI)。借助去加重技术，当信号被实际上发送时可以利用各种电压电平传送信号。但是，信号可以在实际上没有信号被传送的状态(以下总体并分别被称为“空闲状态”)期间保持中间电平。因此，在空闲状态期间消耗电流。图2是说明根据本发明构思的一个实施例的具有去加重功能的输出驱动器的框图。参考图2，输出驱动器100包括去加重驱动器110和正常驱动器120。输出驱动器100 响应于输出启用信号0UT_EN和去加重启用信号DMP_EN而将数据提供在输出焊盘(例如， DQ焊盘)处。输出启用信号0UT_EN可以是用于启用数据输出的控制信号，且去加重启用信号DMP_EN可以是用于启用用于输出驱动器100的去加重操作模式的信号。如果输出启用信号0UT_EN和去加重启用信号DMP_EN都被激活(例如，控制信号被呈现在限定有效电平处)，则去加重驱动器110将以去加重模式处理数据，如图IB中所示。去加重驱动器110在输出启用信号0UT_EN和去加重启用信号DMP_EN之一被去激活 (例如，控制信号被呈现在限定无效电平处)时终止去加重模式。正常驱动器120在输出启用信号0UT_EN被激活且去加重启用信号DMP_EN被去激活时输出数据。正常驱动器120例如可以二进制模式输出数据。如图2中所示，输出驱动器100可以响应于去加重启用信号DMP_EN的激活而进入去加重操作模式。去加重启用信号DMP_EN可以在数据应被输出的时间段期间被激活。因此，可以通过在输出数据应存在于给定输出处(例如DQ焊盘)时确定时间段而将由于结合图IB说明的DC分量所产生的功率消耗最小化，然后根据上述确定来产生去加重启用信号 DMP_EN。图3是说明并入图2的输出驱动器的半导体装置的框图。参考图3，半导体装置 200通常包括控制逻辑210和输出驱动器220。在所述实例中，假设控制逻辑210为输出驱动器220提供输出启用信号0UT_EN和去加重启用信号DMP_EN。控制逻辑210可以响应于从外部源(例如，连接的主机或存储器控制器)接收的读取命令RD_CMD而产生输出启用信号0UT_EN和去加重启用信号DMP_EN。 读取命令可以为控制逻辑210同步提供命令时钟CMD_CLK。在响应时，控制逻辑210可以为输出驱动器220提供与由控制逻辑210产生的输入/输出时钟I0_CLK同步的输出启用信号0UT_EN和去加重启用信号DMP_EN。因此，控制逻辑210可以在应响应于读取命令RD_CMD而将输出数据输出时的时间段期间激活去加重启用信号DMP_EN。因此，去加重启用信号DMP_EN将在输出数据实际上不输出时的其他时间段期间被去激活。此外，输出驱动器220可以响应于输出启用信号0UT_EN来输出数据，且数据可以与输入/输出时钟I0_CLK同步输出。特别是，输出驱动器220可以响应于去加重启用信号 DMP_EN以去加重操作模式来输出数据。如根据上述所理解的，半导体装置200可以仅在“输出时段”(即，数据应被输出的时间段)期间利用去加重模式处理数据。因此，可以显著降低去加重模式期间产生的DC电流造成的功率消耗。图4是说明根据本发明构思的实施例的存储器装置的框图。参考图4，存储器装置 300可以配置为将检索的读取数据发送至控制器400。图4的存储器装置300可以是诸如DRAM或SRAM的易失性存储器或诸如PRAM、MRAM、RRAM的非易失性存储器等之一。图4中所示的存储器装置300包括相关部分中的存储器单元阵列310、行解码器320、读出放大器 330、输出驱动器340、控制逻辑350以及模式寄存器组360。单元阵列310包括分别配置为存储数据的许多个存储器单元。虽然图4中未示出， 但存储器单元可以以行(或字线)和列(或位线)的阵列布置。行解码器320可以用于根据由地址和命令缓冲器(未示出)提供的行地址R_ADD 来选择存储器单元310的行。读出放大器330可以用于在读取操作期间从单元阵列310读取数据。输出驱动器340可以用于响应于输出启用信号0UT_EN而将由读出放大器330提供的数据经由焊盘370输出至外部装置。数据可以与输入/输出时钟I0_CLK同步输出。特别是，输出驱动器340可以响应于去加重启用信号DMP_EN以去加重方式输出数据。输出驱动器340可以构造为类似于图2或3中所示的输出驱动器100或220。根据本发明的某个实施例，输出驱动器可以使用伪开漏(POD)型信令。利用POD型信令的输出驱动器可以是适于根据图形双数据速率3 (GDDR3)、GDDR4、GDDR5和/或GDDR4 标准使用的接口。与典型推挽驱动器不同，使用POD型信令的输出驱动器可以是基于电压的接口电路而不是基于电流的接口电路。控制逻辑350可以用于将输出启用信号0UT_EN和去加重启用信号DMP_EN提供至输出驱动器340。控制逻辑350可以响应于外部提供的读取命令RD_CMD而产生输出启用信号0UT_EN和去加重启用信号DMP_EN。控制逻辑350可以在由读取命令RD_CMD以及其他 (或相关)控制信号、命令和/或指令(例如，突发长度BL、CAS等待时间等)表示的输出时段期间激活去加重启用信号DMP_EN。去加重启用信号DMP_EN将在“非输出时段”(即， 数据没有输出的时间段期间)期间被去激活。这里，读取命令RD_CMD可以与命令时钟CMD_CLK同步地提供至控制逻辑350。控制逻辑350可以将输出启用信号0UT_EN和去加重启用信号DMP_EN与输入/输出时钟10_ CLK同步地提供至输出驱动器340。值得注意的是，图4的输入/输出时钟I0_CLK不必由控制逻辑350产生，而是可由时钟生成器(未示出)单独地产生。模式寄存器组360可以用于为控制逻辑350提供由组功能部件(set feature)提供的模式控制(或限定)信号。例如，模式寄存器组360可以提供各种参数，例如突发模式 BM、突发长度BL、CSA等待时间CL等。由输出驱动器340以去加重方式输出的数据可以经由传输线发送到控制器400。 接收器420可以将发送至控制器400的传输信号转换成2电平二进制数据。认为通常通过由接收器420执行的用于传输信号的均衡和处理操作对本领域技术人员而言能很好地理解，且将不在本文中详细描述。如根据上述可以理解的，虽然数据以去加重模式发送，但是去加重模式仅在输出时段期间被激活。因此，可以防止存储器装置300的不适当的电流消耗，该电流消耗将由于去加重模式激活时DC电路的形成而被另外地引起。图5A和5B是进一步说明在去加重功能被激活和去激活期间的输出驱动器和接收器的示意图。图5A示出在去加重模式被去激活时的输出驱动器340和接收器420。输出驱动器340和接收器420可以包括分别用于阻抗匹配的管芯上终端(on die termination)电路341和421。如果去加重模式被去激活，则可以激活输出驱动器340和接收器420的管芯上终端电路341和421。但是，由于传输线或电源电压VDDQ造成的电流消耗可以最小地产生。即，在去加重模式被去激活时将不存在DC泄漏路径。图5B示出当去加重模式被激活时的输出驱动器340和接收器420。输出驱动器 340和接收器420可以包括分别用于阻抗匹配的管芯上终端电路341和421。输出驱动器 340可以包括去加重驱动器342。如果去加重驱动器342被激活，则在不考虑数据传输的情况下可以形成DC泄漏路径。具有POD型的输出驱动器340可以在空闲状态下继续发送中间电平信号，其中信号电平在没有信号过渡的情况下保持不变。出于这个原因，输出驱动器 340可以甚至在空闲状态中也会消耗功率。根据本发明构思的实施例的输出驱动器340可以配置为在非输出时段期间去激活去加重驱动器342。因此，可以使在存储器装置300的数据输入/输出级处产生的泄漏电流最小化，并降低整体功率消耗。图6是说明图4的输出驱动器的操作的一个可能方法的时序图。在图6中，在读取操作通过图4的存储器装置300执行期间，指示根据时钟信号I0_CLK的读取命令RD_CMD、 读取数据RDATA、去加重启用信号DMP_EN和DQ信号。控制逻辑350在非输入时段期间去激活去加重启用信号DMP_EN。如果读取命令 RD_CMD被输入，则控制逻辑350可以在CAS等待时间CL之前激活去加重启用信号DMP_EN。 控制逻辑350可以保持去加重启用信号DMP_EN的激活状态，使得输出读取数据RDATA时激活去加重模式。在读取数据RDATA的输出结束之后，控制逻辑350可以去激活去加重启用信号 DMP_EN。用于输出驱动器340的去加重模式的激活时段可以包括用于读取数据RDATA的输出时间段。为了提供足够的容限，用于去加重模式的激活时段在开始输出读取数据RDATA 之前可以进一步包括K时钟周期，以及在结束读取数据RDATA的输出之后包括M时钟周期。 在此，“K”和“M”可以是任何正整数，并将根据应用、操作模式和/或特定的半导体装置来限定。在突发模式期间，控制逻辑350可以根据突发长度BL来确定用于读取数据RDATA的结束点，以便控制去加重模式。利用图6中所示的去加重控制方法，由于去加重模式仅在适当限定的输出时段期间(即，如果适用的话，输出读取数据的时间段期间包括前端和后端容限)被激活，所以减少不适当的电流消耗。图7是说明去加重控制方法的时序图，该方法可以在读取间隙狭窄时使用。读取间隙可以被限定为各个读取数据输出之间周期的周期数目。读取间隙可以包括ι-时钟周期(1CC)、2-时钟周期(2CC)等。也可以存在无间隙读取。在图7中，假设CAS等待时间CL 是6，且后端容限“M”和前端容限”K “都是1。根据这些假设，第一读取数据RDATAO和第二读取数据RDATAl之间的读取间隙可以是3个时钟周期。第二读取数据RDATAl和第三读取数据RDATA2之间的读取间隙可以是零时钟周期。参照图7，在与第一读取数据RDATAO和第一读取数据RDATAO周围的一个时段前端和后端容限相对应的时钟周期期间去加重模式可以被激活。一旦与第一读取数据RDATAO 相关联的输出时段结束，去加重模式被去激活。但是，这不是紧随(无间隙)在第三读取
9数据RDATA2、第四读取数据RDATA3和第五读取数据RDATA4的输出之后输出第二读取数据 RDATAl的情况。这里，将去加重模式保持为激活，因为连续输出时段之间的读取间隙都太小，以致于不能使其去激活。因此，在与第二至第五读取数据RDATAl至RDATA4操作相关联的整个输出时段中将去加重模式保持为激活。最后，在与第五读取数据RDATA4相关联的输出时段后去加重模式被去激活。因此，如果连续的读取数据操作之间的读取间隙小于或等于限定的前端容限和限定的后端容限之和，则去加重模式将继续保持为激活。上述实例已经被用于说明其中去加重模式根据限定的数据输出时段来开启/关闭的情况。但是，本发明的范围并不仅限于这种方式。例如，如果通过小于或等于预定容限而在之前的读取命令RD_CMD之后接收一个读取命令RD_CMD，则控制逻辑350可以用于在整个后续读取操作过程中保持去加重模式的激活。可替选地或另外地，可以限定新的读取命令的接收与来自之前的读取命令的读取数据的输出之间的最小间隔，并用于通过控制逻辑 350来控制去加重模式的激活/去激活。图8是概括用于图4的存储器装置的一种可能的去加重控制方法的流程图。首先，提供至存储器装置300的读取命令RD由控制逻辑350接收(S110)。控制逻辑350响应于读取命令RD来激活输出驱动器340的去加重模式(S120)。然后，输出驱动器 340利用去加重模式来输出读取数据RDATA(S130)。因此，可以利用四个或更多个信号电平来输出读取数据RDATA。控制逻辑350基于诸如突发长度BL和CAS等待时间CL等的数据长度信息来确定与读取数据RDATA相关联的输出时段的结束(S140)。只要输出时段没有结束，控制逻辑350就控制去加重启用信号DMP_EN以保持去加重模式的激活(S145)，且该方法继续输出读取数据RDATA(S130)。然而，一旦与读取数据 RDATA相关联的输出时段结束(如果需要的话，包括所有前端和后端容限)，则控制逻辑350 去激活去加重模式(S150)。图9是说明根据本发明构思的另一实施例的存储器装置的框图。参考图9，存储器装置500包括内部电路510、ZQ代码生成器520以及输出驱动器530。内部电路510可以包括存储数据的单元阵列和控制数据读取和写入操作的外围逻辑。内部电路510可以响应于读取命令而将数据提供至输出驱动器530。ZQ代码生成器520将阻抗控制代码ZQ和ZQD提供至输出驱动器530。如果激活去加重模式，则会产生输出驱动器530的阻抗匹配的问题。需要控制芯片外驱动器OCD的特殊设定，以便防止在激活去加重模式时，由于通过输出驱动器530的去加重OCD块534的终端阻抗变化而导致的问题。ZQ代码生成器520可以产生控制代码ZQ和ZQD，其激活地控制终端阻抗的电阻，以便在去加重模式被激活/去激活期间以及输出和非输出时段期间稳定地保持终端阻抗。这里，ZQ代码可以提供至主OOT块532以及去加重OOT块534。输出驱动器530可以包括用于内部电阻调节的芯片外驱动器0⑶。芯片外驱动器 OCD可以连接至输出驱动器530的端部，且可以用于均衡上拉信号和下拉信号。输出驱动器 530的芯片外驱动器0⑶可以由主0⑶块532和去加重0⑶块5；34来形成。如果激活去加重模式，则输出驱动器530可以供应有用于调节来自ZQ代码生成器 520的阻抗的控制代码ZQ和ZQD。输出驱动器530可以将上拉和下拉阻抗调节为与变化的控制代码ZQ和ZQD相对应的阻抗。图10是进一步说明图9的ZQ代码生成器和输出驱动器的框图。参考图10，输出驱动器530包括代码操作器531、主0⑶块532和去加重OOT块534。ZQ代码生成器520被配置为根据去加重模式的激活而产生具有不同值的阻抗控制代码ZQ[7:0]和ZQD[7:0]。例如，在激活去加重启用信号DMP_EN的情况下，ZQ代码生成器520可以将阻抗控制代码ZQ[7:0]提供至输出驱动器530。在激活去加重启用信号DMP_ EN的情况下，ZQ代码生成器520可以将阻抗控制代码ZQ[7:0]和ZQD[7:0]提供至输出驱动器530。输出驱动器530中的代码操作器531可以在去激活去加重启用信号DMP_EN时将阻抗控制代码ZQ[7:0]提供至主0⑶块532。此时，主0⑶块532可以提供基准阻抗值的终端阻抗。代码操作器531在激活去加重启用信号DMP_EN时同时供应有阻抗控制代码 ZQ [7:0]和ZQD [7:0]。代码操作器531可以操作输入阻抗控制代码ZQ [7:0]和ZQD [7:0]， 以输出阻抗控制代码ZQ’ [7:0]和ZQD [7:0]作为操作结果。主OCD块532和去加重OCD块 534可以响应于阻抗控制代码ZQ’ [7:0]和ZQD[7:0]而调节终端阻抗。虽然通过去加重模式的激活而变化，但是在不论去加重模式的激活/去激活的情况，为去加重模式而设定的终端阻抗值可以保持。图11是进一步说明假设POD信号方案的图9的ZQ代码生成器和输出驱动器的框图。参考图11，输出驱动器530包括代码操作器531、主0⑶块532u和532d以及去加重 OCD 块 534u 和 534d。ZQ代码生成器520可以被配置为根据去加重模式的激活而产生具有不同值的阻抗控制代码ZQP [7:0]、ZQN[7:0]、ZQDP [7:0]和ZQDN[7:0]。例如，在去激活去加重启用信号DMP_EN的情况下，ZQ代码生成器520可以将阻抗控制代码ZQP [7:0]和ZQD [7:0]提供至输出驱动器530。在激活去加重启用信号DMP_EN的情况下，ZQ代码生成器520可以将阻抗控制代码ZQP [7:0]、ZQN [7:0]、ZQDP [7:0]和ZQDN [7:0]提供至输出驱动器530。输出驱动器530中的代码操作器531可以在去激活去加重启用信号DMP_EN时将阻抗控制代码ZQP [7:0]和ZQD [7:0]提供至主OCD块532u和532d。此时，主OCD块532u 和532d可以提供基准阻抗值的终端阻抗。代码操作器531在激活去加重启用信号DMP_EN时同时供应有阻抗控制代码 ZQP [7:0], ZQN [7:0], ZQDP [7:0]和ZQDN[7:0]。代码操作器531可以操作输入阻抗控制代码 ZQP[7:0]、ZQN[7:0]、ZQDP[7:0]和 ZQDN[70]，以输出阻抗控制代码 ZQP‘ [7:0]禾口 ZQN' [7:0]作为操作结果。主OCD块532u和532d以及去加重OCD块53如和534d可以调节终端阻抗。不论去加重模式的激活/去激活，调节的终端阻抗值可以被稳定地保持。图12是进一步说明图11的代码操作器的操作的示意图。图12示出用于产生在去加重模式的激活期间提供至主O⑶块532u和532d的阻抗控制代码ZQP' [7:0]和 ZQN' [7:0]的一种可能的方法。如果激活去加重模式，ZQ代码生成器520可以提供阻抗控制代码ZQDP[7:0] ^P ZQDN[7:0]以及阻抗控制代码ZQP[7:0]和ZQN[7:0]。阻抗控制代码ZQDP[7:0]和 ZQDN[7:0]可以是用于设定去加重0⑶块53如和534d的阻抗的代码。代码操作器531可以从阻抗控制代码ZQP [7:0]和ZQN[7:0]中减去阻抗控制代码ZQDP [7 0]和ZQDN[7:0]，以产生阻抗控制代码ZQP' [7:0]和ZQN' [7:0]。
阻抗控制代码ZQP' [7:0]和ZQN' [7:0]可以提供至主OCD块532u和532d。主 0⑶块532u和532d可以响应于阻抗控制代码ZQP' [7:0]和ZQN' [7:0]而调节终端阻抗。阻抗控制代码ZQDP [7:0] ^P ZQDN[7:0]可以提供至去加重OCD块53如和534d。终端阻抗可以通过由阻抗控制代码ZQP' [7:0]和ZQN' [7:0]设定的主0⑶块532u和532d 以及由阻抗控制代码ZQDP [7 0]和ZQDN [7 0]设定的去加重OCD块53如和534d来保持基准阻抗。图13是进一步说明假设根据POD信令方案操作的主0⑶块532和去加重OOT块的电路图。假设在不使用去加重模式时，上拉和下拉电阻具有50 Ω的阻抗，且阻抗控制代码ZQP [7:0]和ZQN [7:0]中的每个具有“ 10000000”的值。在不使用去加重模式的情况下，阻抗控制代码ZQP[7:0]和ZQN[7:0]中的每个具有“10000000”的值，且可以提供至主0⑶块532。上拉和下拉阻抗可以经由电阻器UR7和 DR7设定为50 Ω。在使用去加重模式的情况下，如果提供均具有“00001000”的值的阻抗控制代码 ZQP[7:0]和ZQN[7:0]，则代码操作器531可以提供均具有“01110000”的值的阻抗控制代码ZQP' [7:0]和ZQN' [7:0]。主OCD块532的上拉和下拉阻抗可以由均具有“01110000” 的值的阻抗控制代码ZQP' [7:0]和ZQN' [7:0]来设定。每个均具有“00001000”的值的阻抗控制代码ZQDP[70]和ZQDN[7:0]可以提供至去加重OCD块534。通过将控制代码值“01110000”与“000010000”相加获得的值 “10000000”可以对应于50Ω。因此，不论去加重模式的激活/去激活，0⑶块的终端阻抗可以稳定地保持在50 Ω处。图14是概括根据本发明构思的实施例的用于输出驱动器的终端阻抗控制的一个可能方法的流程图。参考图14，根据本发明构思的一个实施例的输出驱动器可以防止在激活去加重模式时由阻抗调节导致的终端阻抗的变化。首先，ZQ代码生成器520和输出驱动器530检测去加重模式是被激活的还是被去激活的(S210)。然后，如果去加重模式是被去激活(S220 =否)，则ZQ代码生成器520在正常模式下保持用于设定输出驱动器530的主OCD块532的阻抗的阻抗控制代码ZQ(S230)。 但是，如果去加重模式是被激活的，则ZQ代码生成器520根据去加重模式来产生用于设定输出驱动器530的主0⑶块532和去加重0⑶块534的阻抗控制代码ZQ和ZQD (S240)。阻抗控制代码ZQ和ZQD可以通过代码操作器531被输出为阻抗控制代码ZQ’和ZQD，以便将相同值设定为在正常模式下的阻抗。如果主OCD块532和去加重OCD块534通过阻抗控制代码ZQ’和ZQD来设定，则输出驱动器530的终端阻抗即使在去加重模式下也可以设定为基准阻抗值。图15是说明根据本发明构思的另一实施例的存储器装置的框图。参考图15，存储器装置600包括内部电路610、ZQ代码生成器620、输出驱动器630以及控制逻辑640。内部电路610将数据提供至输出驱动器630或时钟信号I0_CLK和CMD_CLK。ZQ 代码生成器620将阻抗控制代码ZQ和ZQD提供至输出驱动器630。如果去加重模式被激活，则需要控制芯片外驱动器OCD的设定值，以便防止由于通过输出驱动器630的去加重块 634的终端阻抗的变化导致的问题。ZQ代码生成器520可以产生用于控制终端阻抗的电阻的控制代码ZQ和ZQD，以便在去加重模式的激活/去激活期间保持终端阻抗。
控制逻辑640为输出驱动器630提供输出启用信号0UT_EN和去加重启用信号 DMP_EN。控制逻辑640响应于由外部装置提供的读取命令RD_CMD来产生输出启用信号0UT_ EN和去加重启用信号DMP_EN。控制逻辑640可以基于读取命令RD_CMD和突发长度BL在实际数据输出时间点处激活去加重启用信号DMP_EN。这意味着在没有输出数据时去加重启用信号DMP_EN是去激活的。很好理解的是，控制逻辑640供应有诸如读取命令RD_CMD、突发长度BL、地址等的各种信息，以确定数据实际输出时的时间点。输出驱动器630可以包括用于内部电阻调节的芯片外驱动器0⑶。芯片外驱动器 0⑶可以连接至输出驱动器630的端部，且可以用于通过调节跨越电压(cross voltage)而均衡上拉信号和下拉信号。输出驱动器630的芯片外驱动器0⑶可以由主0⑶块632和去加重0⑶块634来形成。输出驱动器630可以响应于输出启用信号0UT_EN来输出数据。数据可以与输入 /输出时钟I0_CLK同步输出。特别是，输出驱动器630可以响应于去加重启用信号DMP_EN 以去加重方式来输出数据。图15的存储器装置600可以根据针对图4描述的去加重控制方法和/或针对图 9描述的阻抗控制方法来操作。图16是说明包括根据本发明构思的实施例的存储器装置的存储器系统的框图。 参考图16，存储器系统1000通常包括存储器控制器(MC) 1100和经由数据总线1300连接的存储器模块1200以及地址和控制总线1400。数据总线1300可以由针对每个数据比特的传输线来形成。数据总线1300例如可以由64个传输线来形成以传送64比特的数据宽度。存储器模块1200可以包括多个存储器芯片1210。如果存储器模块1200由八个存储器芯片形成，且每个存储器芯片具有八个数据输出端子，则其可以包括用于外部互连的64个数据输出端子。存储器模块1200的存储器芯片1210中的每个可以包括输出驱动器，其配置为以去加重方式传送数据。输出驱动器可以配置为仅在输出时段期间激活去加重模式。此外， 输出驱动器可以配置为根据激活/去激活(例如，在去加重模式被激活时，通过调节终端阻抗而进入去加重模式时)防止终端阻抗的变化。因此，如果存储器模块1200利用根据本发明构思的示例性实施例的存储器装置来实现，则可以期望高速、高可靠性以及低功率特性。图17是进一步说明可以包括在图16的存储器模块中的存储器芯片的框图。参考图17，存储器芯片2000包括存储器单元阵列2100、行地址解码器2200、列地址解码器 2300、数据输出缓冲器M00、数据输入缓冲器2500以及控制逻辑沈00。控制逻辑沈00可以配置为响应于外部命令信号COM而产生内部控制信号。行地址解码器2200可以配置为响应于外部地址信号ADDR而选择存储器单元阵列2100的特定行。列地址解码器2300可以配置为响应于外部地址信号ADDR而选择存储器单元阵列2100 的特定列。数据输出缓冲器MOO可以提供具有从由外部地址信号选择的行和列指定的存储器单元存取的η比特数据(例如8比特数据)的八个数据输入/输出端子DQ。数据输出缓冲器MOO可以包括均与数据输出端子DQ连接的输出缓冲器，且输出缓冲器的数目可以对应于数据输出端子的数目。数据输入缓冲器2500可以经由由根据外部地址信号ADDR而选择的行和列指定的存储器单元中的数据输入/输出端子DQ来写入数据输入。数据输出缓冲器MOO可以包括根据本发明构思的示例性实施例的输出驱动器。数据输出缓冲器MOO可以配置为仅在输出时段期间激活去加重模式。数据输出缓冲器 MOO可以配置为在去加重模式被激活时，根据通过调节终端阻抗而进入去加重模式来防止终端阻抗的变化。图18包括图18a至18d，其示出可以用于将存储器控制器与根据本发明构思的实施例的存储器连接的各种总线架构。参考图18a，其示例性示出存储器控制器3100和存储器3200(例如DRAM)之间的总线协议。控制信号(例如，/Cs、CKE、/RAS, /CAS, /WE等)和地址信号ADDR可以从存储器控制器3100发送至存储器3200。数据DQ可以双向传送。参考图18b，分包控制信号和地址信号C/A包可以从存储器控制器3100发送至存储器3200。数据DQ可以双向传送。参考图18c，分包控制信号、地址信号和写入信号C/A/WD包可以从存储器控制器 3100发送至存储器3200。数据DQ可以在一个方向上从存储器3200传送至存储器控制器 3100。参考图18d，控制信号C/S可以从存储器控制器3100提供至存储器3200 (例如，快闪SRAM)。命令、地址和数据C/A/DQ可以双向传送。在图Ife至18d中，存储器装置3200可以包括被配置为以去加重方式传送数据的输出驱动器。输出驱动器可以配置为仅在输出时段期间激活去加重模式。此外，输出驱动器可以配置为在去加重模式被激活时，根据通过调节终端阻抗而进入去加重模式来防止终端阻抗的变化。因此，如果存储器系统利用根据本发明构思的示例性实施例的存储器装置来实现，则可以期望高速、高可靠性以及低功率的特性。图19是说明包括根据本发明构思的实施例的存储器装置的电子系统的框图。参考图19，电子系统4000包括输入装置4100、输出装置4200、处理器装置4300以及存储器装置 4400。存储器装置4400可以包括输出驱动器，其被配置为以去加重方式传送数据。输出驱动器可以被配置为仅在输出时段期间激活去加重模式。此外，输出驱动器可以被配置为在去加重模式被激活时，根据通过调节终端阻抗而进入去加重模式来防止终端阻抗的变化。因此，如果电子系统利用根据本发明构思的示例性实施例的存储器装置来实现，则可以期望高速、高可靠性以及低功率特性。这里，输出装置4200可以实现为包括根据本发明构思的实施例的输出驱动器。如本领域技术人员将理解的，处理器装置4300可以经由相应的接口来控制元件 4100,4200 和 4400。图20是说明使用根据本发明构思的实施例的存储介质的存储器卡的框图。参考图20，存储器卡5000包括接口单元5100、控制器5200以及非易失性存储器装置5300。接口单元2100可以在存储器卡5000和主机之间提供接口。接口单元2100可以包括与主机相对应的数据交换协议，用于与主机交互。接口单元2100可以被配置为经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行连接SCSI (SAS)、 串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)等的接口协议之一与主机通信。控制器5200可以经由接口单元5100来接收从外部装置提供的数据和地址。控制页
器5200可以响应于输入数据和地址来访问非易失性存储器装置5300。控制器5200可以经由接口单元5100将从非易失性存储器装置5300读取的数据传送至主机。控制器5200可以包括缓冲存储器5210。缓冲存储器5210可以临时存储由主机提供的写数据或从非易失性存储器装置 5300读取的数据。如果非易失性存储器装置5300中的数据在主机的读取请求下被缓存，则缓冲存储器5210可以支持将缓存的数据直接提供至主机的缓存功能。通常，根据主机的总线格式(例如，SATA或SAS)的数据传输速度可以明显高于存储器卡5000的存储信道的传输速度。在主机的接口速度非常高的情况下，可以通过提供缓冲存储器5210而最小化由于速度差异而导致的性能降低。非易失性存储器装置5300可以提供作为存储器卡5000的存储介质。例如，非易失性存储器装置5300可以由电阻性存储器装置来形成。可替选地，非易失性存储器装置5300 可以由具有大存储容量的NAND型快闪存储器来形成。非易失性存储器装置5300可以由多个存储器装置来形成。在这种情况下，每个存储器装置通过信道与控制器5200连接。作为存储介质的非易失性存储器装置5300可以由PRAM、MRAM、ReRAM, FRAM或NOR快闪存储器来形成，且可以应用于包括不同类型的存储器装置的存储器系统。根据本发明构思的实施例的输出驱动器可以并入使用去加重模式的缓冲存储器 5210和/或非易失性存储器装置5300内。图21是说明根据本发明构思的另一实施例的存储器卡的框图。参考图21，存储器卡6000包括接口单元6100、控制器6200以及非易失性存储器装置6300。图21中的元件 6100和6300可以与图20中的元件基本相同，并因此省略其说明。控制器6200可以包括存储地址转换表6215的缓冲存储器6210。控制器6200可以基于地址转换表6215将由接口单元6100提供的逻辑地址转换为物理地址。控制器6200 可以基于所转换的物理地址而访问存储器装置6300。根据本发明构思的实施例的输出驱动器可以并入使用去加重模式的缓冲存储器 6210和/或非易失性存储器装置6300内。图20和21中所示的存储器卡5000和6000可以安装在诸如数字照相机、便携媒体播放器(PMP)、移动电话、笔记本电脑等的信息处理装置处。存储器卡5000和6000可以是MMC卡、SD卡、微SD卡、存储棒、ID卡、PCMCIA (个人计算机存储器国际协会)卡、芯片卡、USB卡、智能卡、CF卡等。图22是说明包括根据本发明构思的实施例的RAM的计算系统的框图。参考图22， 计算系统7000包括CPU 7200、RAM 7300、用户界面7400、诸如基带芯片组的调制解调器 7500以及与系统总线7600电连接的存储器系统7100。如果计算系统7000是移动装置，则其还可以包括用于提供计算系统4000的操作电压的电池(未示出)。虽然图22中未示出，但是计算系统7000还可以包括应用芯片组、 相机图像处理器(CIP)、移动DRAM等。存储器系统7000可以由利用非易失性存储器存储数据的固态驱动/磁盘(SSD)来形成。根据本发明构思的实施例的存储器装置和/或控制器可以由各种类型的封装来包封，诸如PoP(层叠封装)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体 (PLCC)、塑料双列直插封装(PDI2P)、华夫封装中管芯(die in waffle pack)、晶片形式的管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制方型扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装 (MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP)等。根据本发明构思的实施例，可以通过控制输出驱动器的去加重块的开启/关闭状态而显著地降低泄漏电流。此外，可以通过调节ZQ代码来实现阻抗匹配。上述公开的主体内容是说明性而非限制性的，且所附权利要求意图涵盖所有落入本发明真实精神和范围内的这些变型、改进和其他实施例。因此，在法律允许的最大限度内，本发明的范围由后续权利要求及其等价形式的最广的可允许的解释来确定，且本发明的范围不应由上述详细说明来约束和限制。
权利要求
1.一种半导体存储器装置，包括存储器单元阵列；输出驱动器，所述输出驱动器具有伪开漏(POD)结构且被配置为以去加重模式输出从存储器单元阵列检索的读取数据；以及控制逻辑，所述控制逻辑被配置为响应于所接收的读取命令来控制输出驱动器并激活去加重模式。其中，所述控制逻辑仅在输出时段期间激活所述去加重模式，在所述输出时段中由所述去加重模式下的所述输出驱动器输出所述读取数据。
2.根据权利要求1所述的半导体存储器装置，其中，通过从CAS等待时间中减去至少一个时钟周期而由控制逻辑来限定所述输出时段。
3.根据权利要求1所述的半导体存储器装置，其中，由所述控制逻辑基于数据长度信息来限定所述输出时段。
4.根据权利要求3所述的半导体存储器装置，其中，所述数据长度信息包括CAS等待时间和突发长度中至少一个。
5.根据权利要求1所述的半导体存储器装置，其中，所述输出驱动器包括在输出节点和电源节点之间连接的至少一个电阻性元件。
6.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑还被配置为在连续的读取命令被以小于限定容限的时间分离时保持去加重模式的激活。
7.根据权利要求1所述的半导体存储器装置，其中，所述输出驱动器包括芯片外驱动器(OCD)电路，所述芯片外驱动器(OCD)电路被配置为不论所述去加重模式的激活/去激活都稳定地保持终端阻抗。
8.根据权利要求7所述的半导体存储器装置，其中，所述OCD电路包括主OCD块，所述主OCD块被配置为在所述去加重模式被去激活时，为输出端子提供基准阻抗；以及去加重OCD块，所述去加重OCD块被配置为在激活所述去加重模式时，将所述输出端子的终端阻抗调节为基准阻抗。
9.根据权利要求8所述的半导体存储器装置，还包括控制代码生成器，所述控制代码生成器被配置为将第一控制代码提供至所述主0⑶ 块，并将第二控制代码提供至所述去加重OCD块，使得将所述输出端子的终端阻抗保持在所述基准阻抗处。
10.根据权利要求9所述的半导体存储器装置，其中，在所述去加重模式期间，所述控制代码生成器将所述第二代码提供至所述去加重0⑶块，且将第三控制代码提供至所述主 0⑶块，通过从所述第一控制代码中减去所述第二控制代码而产生所述第三控制代码。
11.一种用于半导体存储器装置中的输出驱动器控制方法，所述输出驱动器根据伪开漏(POD)信令方案来操作，所述方法包括在接收到读取命令时，激活所述输出驱动器的去加重模式；从单元阵列中检索读取数据并以所述去加重模式输出所述读取数据；以及在完成读取数据的输出时去激活所述去加重模式，使得所述去加重模式仅在输出时段期间被激活，在所述输出时段期间由所述输出驱动器输出所述读取数据。
12.根据权利要求11所述的输出驱动器控制方法，还包括在所述输出时段期间调节所述输出驱动器的终端阻抗。
13.根据权利要求12所述的输出驱动器控制方法，其中，在激活/去激活所述去加重模式时，调节所述输出驱动器的终端阻抗，以保持基准阻抗值。
14.根据权利要求12所述的输出驱动器控制方法，还包括在激活所述去加重模式时产生阻抗控制代码，所述阻抗控制代码用于调节所述输出驱动器内的芯片外驱动器(OCD)电路的终端阻抗。
15.根据权利要求14所述的输出驱动器控制方法，其中，产生阻抗控制代码的步骤包括产生用于控制所述OCD电路的主OCD块的第一控制代码，以便在去激活所述去加重模式时提供基准阻抗值；在激活所述去加重模式时产生第二控制代码，所述第二控制代码用于设定所述OCD电路的去加重OCD块的终端阻抗；以及在激活所述去加重模式时产生第三控制代码，所述第三控制代码用于设定所述主OCD 块的终端阻抗。
16.一种用于系统中半导体存储器中的输出驱动器控制方法，所述系统包括所述半导体存储器和存储器控制器，其中，所述输出驱动器根据伪开漏(POD)信令方案来操作，且所述方法包括将读取命令、输出启用信号以及去加重启用信号从所述存储器控制器通信至所述半导体存储器；从所述半导体存储器中的单元阵列检索由所述读取命令识别的读取数据；响应于所述输出启用信号和所述去加重启用信号，经由所述输出驱动器中的正常驱动器输出读取数据或经由所述输出驱动器中的去加重驱动器输出所述读取数据，使得所述去加重驱动器仅在输出时段期间被激活，在所述输出时段中经由所述去加重驱动器输出所述读取数据。
17.根据权利要求16所述的方法，其中，所述输出时段包括前端容限和后端容限中的至少一个，所述前端容限和后端容限延伸超过用于由所述去加重驱动器输出所述读取数据的时间段。
18.根据权利要求16所述的方法，其中，基于CAS等待时间和突发长度中的至少一个来限定所述输出时段。
19.根据权利要求18所述的方法，其中，至少所述读取命令与所述外部时钟同步地从所述存储器控制器通信至所述半导体存储器。
20.根据权利要求19所述的方法，其中，所述读取数据与从所述外部时钟得到的内部时钟同步地从所述单元阵列通信至所述输出驱动器。
全文摘要
本发明提供一种伪开漏型输出驱动器、半导体存储器装置及其控制方法。该半导体存储器装置包括存储器单元阵列；输出驱动器，其具有伪开漏(POD)结构，且其以去加重模式从存储器单元阵列提供读取数据；以及控制逻辑，其响应于读取命令控制输出驱动器以激活去加重模式。控制逻辑仅在其中读取数据通过输出驱动器输出的输出时段期间激活去加重模式。
文档编号G11C7/10GK102467950SQ201110351449
公开日2012年5月23日 申请日期2011年11月8日 优先权日2010年11月9日
发明者吴台荣, 孙宁洙, 朴光一, 裴升浚 申请人:三星电子株式会社