专利名称：用于完全耗尽soi器件的locos隔离的制作方法
背景技术：
1.发明的领域本发明涉及半导体集成电路(IC)制造领域，尤其涉及一个致密且平面的隔离区、以及一种制造这样的隔离区的方法。
2.相关技术的讨论Gordon Moore最初在1964年指出技术革新的步伐将会导致一块IC芯片上的每个单位区域内晶体管数目每12个月翻一倍。到1975年时，这个趋势已经变成每18个月翻一倍。在这之后的几十年中，半导体产业的每一代器件的密度增长都遵从了Moore定律。维持这样一个进度表涉及到通过采用更短的栅长度、更薄的栅电介质、超陡逆向井、三重井、突变源/漏(S/D)结、以及高掺杂沟道所实现的在互补金属氧化物半导体(CMOS)电路中的金属氧化物半导体场效应晶体管(MOSFET)的按比例缩小。
然而，掺杂沟道的浓度高于1018/cm3时往往会降低载流子迁移率和结的特征参数。当栅电介质厚度降低到大约1.5纳米(nm)时，电子穿过栅电介质的隧穿也成为一个问题。因此，从90nm技术节点开始，并且延续到65nm技术节点，制作在体硅衬底上的平面器件的按比例缩小已经越来越受到短沟道效应(SCE)-比如漏电和阈值电压Vt稳定性-的牵制。
所以，为了应对SCE，器件结构和制造工艺方面现在需要更巨大的变化。一个重要的变化是衬底的改进，比如的绝缘体上硅(SOI)技术，其中是把器件制作在位于内嵌的一层氧化物层之上的一个薄衬底硅层上。SOI可以降低寄生电容并且减少漏电，从而实现更快的开关速度和较低电压的操作。相比于制作在体硅上的器件，采用SOI制作的器件可以维持更高的驱动电流Ion，同时最大限度地减小关状态漏电电流Ioff。降低阈值电压可使SOI厚度降低，而降低SOI厚度允许对SCE的更好的控制。阈值电压Vt也在低于大约0.6微米(μm)的不同沟道长度下变得更加恒定。
当位于栅电极下的沟道中的耗尽区不是全程延伸贯穿衬底硅的厚度时，SOI器件被视做是部分耗尽。不幸的是，随着尺寸持续减小，部分耗尽SOI器件相对于标准体硅器件的性能优势变小。部分耗尽SOI器件也受到浮体效应(FBE)的影响，从而使电路设计更加困难。
当衬底硅厚度小于大约40nm时，SOI上的器件由部分耗尽变为完全耗尽。当耗尽区域全程延伸至贯穿衬底硅的厚度时，SOI器件被认为是完全耗尽的。完全耗尽SOI器件允许更小的栅尺寸和更为理想的晶体管功能，非常高灵敏的导通特性。
台面隔离工艺可以用于完全耗尽SOI器件的制作，但这种工艺的效果不是很平面化。
所以，需要的是一个致密且平面的隔离区域、以及制作这样的隔离区域的方法。
附图的简要说明
图1是根据本发明在一个晶圆上形成隔离区图案的方法的实施例的横截面图。
图2A-2C是根据本发明在一个晶圆上刻蚀和氧化LOCOS隔离区域的方法的实施例的横截面图。
图2C同时也是一种结构的实施例的横截面图，该结构包括根据本发明的在晶圆上的一个被刻蚀和氧化过的LOCOS隔离区。
图3A-3C是根据本发明在一个晶圆上开凹槽和氧化LOCOS隔离区域的方法的实施例的横截面图。
图3C也是根据本发明在一个晶圆上包含开了凹槽且经氧化的LOCOS隔离区域的结构的实施例的横截面图。
本发明的详细描述在以下描述中，会阐述大量细节，比如具体的材料、尺寸、以及工艺，以便透彻的了解本发明。然而，本领域技术人员将会认识到，本发明可以不采用这些特殊的细节来实践。在其他实例中，众所周知的半导体设备和工艺没有特别详细的描述，以避免将本发明掩盖。
本发明描述通过局部硅氧化(LOCOS)工艺在绝缘体上硅(SOI)晶圆上形成致密且平面的隔离区的方法的各种实施例，以及包括被这种致密且平面的隔离区分隔开的有源区的结构的各种实施例。
如图1中本发明的一种实施例所示，绝缘体上硅(SOI)晶圆90包含一薄硅体310，由一氧化埋层(BOX)220与其下方的硅衬底110分隔开。SOI晶片90上的BOX层220可以通过氧注入工艺或者层转移工艺来形成。氧注入的首要方法是来自Ibis Technology(美国麻省Danvers)的注氧隔离(SIMOX)。SIMOX涉及注入大剂量(大约2×1018离子/厘米2)的高能(大约200keV)氧到被维持在高温(大约500摄氏度)的SOI晶片90中去，随后进行长时间的退火(大约1,300摄氏度)层转移涉及在籽晶上热生长一个BOX层220，然后将这个BOX层220键合到工作晶片110上，这样BOX层220被两层晶片夹在中间。然后，有多种方法可以将籽晶大部切下以重复利用，留下薄硅体310处于BOX层220之上，而后者被键合在工作晶片110上。
SOITEC(法国Bernin)在把BOX层220化学键合到工作晶片110上之前穿过BOX层220注入氢(大约2×1018离子/厘米2)到籽晶片上，加热使氢活化(大约500摄氏度)以形成泡泡，然后裂去大部分籽晶，留下位于BOX层220上的薄硅体310，对SOI晶片90进行煺火(大约1100摄氏度)，然后进行化学-机械抛光(CMP)以使薄硅体310的表面光滑。
Silicon Genesis，或者叫SiGen(美国加州Campbell)在室温下通过低能等离子体工艺将籽晶片上的BOX层220键合到工作晶片110上，利用气体压强来裂去大部分籽晶片，再用化学蒸气刻蚀来完成薄硅体310的表面。
Canon(日本Hiratsuka)在籽晶片上淀积多孔硅层，在多孔硅层上淀积外延硅层，在外延层上热生长BOX层220。籽晶片上的BOX层220随后被键合到工作晶片110上。一种水喷射技术被用来裂去多孔硅层上的籽晶片。多孔硅层被向下刻蚀至外延硅层，用氢煺火工艺来完成薄硅体310的表面。
SOI工艺完成后就得到了SOI晶片90，其中薄硅体310位于BOX层220之上，而后者位于硅衬底110之上。薄硅体310的厚度大约为3-40纳米(nm)。BOX层220的厚度大约为30-250nm。对于一个直径为300nm的SOI晶片来说，硅衬底110的厚度大约为778微米(μm)。
在本发明的一个实施例中，如图1所示，薄硅体层310被清洁，然后在850-1,150摄氏度范围内的一个或多个温度条件下，热形成垫氧化物层420。氧化剂可以包括O2(干)、H2O(湿)，或者H2/O2(热解)。在本发明的一个实施例中，垫氧化物层420可以在高压下形成。高压可以允许使用更低的氧化温度和更短的氧化时间。在本发明的另一个实施例中，垫氧化物层420可以通过快速热氧化(RTO)形成，比如现场高温单晶片工艺(in situ pyrogenic singlewafer process)，来减少热量收支。
在本发明的一个实施例中，垫氧化物层420的厚度在3-8nm的范围内。在本发明的另一个实施例中，垫氧化物层420的厚度在8-30nm的范围内。
然后，在垫氧化物层420上形成一个氮化硅层530。氮化硅层530可以在670-830摄氏度条件下通过化学气相淀积(CVD)来形成。氮化硅层530也可以通过在大气压下硅烷和氨的反应来形成。或者，氮化硅层530可以通过二氯硅烷和氨的反应来形成。
在本发明的一个实施例中，氮化硅层530的厚度在25-65nm的范围内。在本发明的另一个实施例中，氮化硅层530的厚度在65-150nm的范围内。
垫氧化物层420充当其上方氮化硅层530的应力缓冲层。否则，在后续热处理中，氮化硅层530中的高伸张应力会在其下方的薄硅体层310中产生严重的晶体位移。
光刻和刻蚀工艺可以用于在晶片90上制作隔离层图形。首先，辐射敏感材料，比如光刻胶640，可以涂抹或者涂敷在氮化硅层530上，如图1中本发明的一个实施例所示。然后，隔离层标线片被置于波长、能量和剂量都适当的辐射线的路径上，以确定光刻胶640中要曝光的部分。曝光是在成像设备中完成，比如晶片步进机或者晶片扫描仪。曝光之后对光刻胶640进行显影以制作一个掩膜板。
如图1中本发明的实施例所示，掩膜板具有与光刻胶640被曝光的部分相符合的图形650。光刻胶640中的图形650的形状和关键尺度(CD)是由隔离层标线片的设计所决定的。然后，被制作到光刻胶640中的图形650可以被转移到下部的层。
等离子体工艺，比如反应离子刻蚀(RIE)可以用来在位于垫氧化物层420上的氮化硅层530的复合叠层540中形成一个窗口655。窗口655中的氮化硅层530被完全移除，而窗口655中的垫氧化物层420可被部分地(图中未示出)或者全部地(如图2A所示)移除。
在本发明的一个实施例中，高密度等离子体，比如射频(RF)感应藕合等离子(ICP)可以被使用。形成窗口650的干法刻蚀可以用一种包含刻蚀气体，比如CF4，和聚合气体，比如CH2F4的气体混合剂来完成。刻蚀气体作为刻蚀中氟的主要来源，而聚合气体通过在刻蚀过程中使窗口650的侧壁钝化来改善选择性。氮化硅层530和垫氧化物层420相对于光刻胶640的刻蚀选择性大约为20∶1或者更高。其他可以用于刻蚀窗口650的气体包括C3F6和CHF3。氮化硅层530和垫氧化物层420的刻蚀速率可以在每分钟30-200nm的范围内进行选择。
光刻胶640被剥离后，就执行硅局部氧化工艺(LOCOS)，如图2B中本发明的一个实施例所示。由于氧在氮化硅中扩散非常慢，氮化硅层530就起到氧化掩膜的作用。场氧化(FOX)层440由被窗口655暴露出来的一部分薄硅体层310热形成。
在本发明的一个实施例中，FOX层440在850-1,150摄氏度范围内的一个或多个温度条件下热形成。氧化剂可以包括O2(干)、H2O(湿)，或者H2/O2(热解的)。在本发明的一个实施例中，FOX层440可以在高压下形成。高压可以允许使用较低的氧化温度和较短的氧化时间。在本发明的另一个实施例中，FOX层440可以通过快速热氧化(RTO)形成，比如一个原位高温单晶片工艺，来降低热量收支。
FOX层440消耗了位于BOX层220上的薄硅体层310。由于BOX层220是氧化物，不是良好的热导体，薄硅体层310的氧化可能会受到其下方BOX层220的影响。FOX层425横向延伸到氮化硅层530的边缘下面，在较厚的FOX层440和较薄的垫氧化物层420之间的过渡区形成“鸟喙”425，如图2B中本发明的一个实施例所示。鸟喙425关乎横向侵蚀和垂直形态。
鸟喙425的长度和高度可以通过使用经过优化的、包括较厚氮化硅层530和较薄垫氧化物层420的复合叠层540来达到最小化。在本发明的一个实施例中，氮化硅层530与垫氧化物层420的厚度之比大约为5∶1-8∶1。在另一个本发明的实施例中，氮化硅层530与垫氧化物层420的厚度之比大约为8∶1-15∶1。在又一个本发明的实施例中，氮化硅层530与垫氧化物层420的厚度之比大约为20∶1。在又一个本发明的实施例中，复合叠层540由其他可以阻止氧扩散并且与LOCOS工艺兼容的材料形成。
在形成FOX层440后，复合叠层540被移除，如图2C中本发明的一个实施例所示。首先，可以用经缓冲的氢氟酸移除可能在氮化硅层530上形成的一层氧化物层。接下来，氮化硅层用回流蒸发器在大约180摄氏度条件下用热磷酸除去。然后，垫氧化物层420被氢氟酸除去。结果得到一个将邻近的有源区域705A、705B分开的隔离区460。在本发明的一个实施例中，复合叠层540的部分或者全部可以用干法刻蚀工艺移除。
当移除复合叠层540的同时使FOX层440变薄会得到在长度和厚度方面进一步减小的改良型鸟喙465。在本发明的一个实施例中，改良型鸟喙465的长度大约是薄硅体层310的厚度的60％-90％。然而，移除复合叠层540后，某些形态，比如凹坑或接缝，可能会出现，所以隔离区460的上表面467可能比有源区705A、705B的上表面707要高。
图2C也显示了本发明的另一种实施例，是结构1700，它包括位于被通过LOCOS工艺所形成的隔离区460所分隔开的SOI晶片90上的相邻有源区705A、705B中的完全耗尽器件。减少了长度和厚度的改良型鸟喙465沿着隔离区460的边缘。在本发明的一个实施例中，改良型鸟喙465的长度大约为薄硅体层310的厚度的60-90％。一些形态，比如凹坑或接缝，可能会出现，从而导致隔离区460的上表面467可能比有源区705A、705B的上表面707要高。
硅的热氧化会增加体积，比如大约44％。由于氧化而导致的体积扩张取决于多种因素，比如晶向、掺杂程度、注入损伤、和硅的应力，以及氧化中使用的温度和氧化剂。因此，为了补偿体积扩张，并且最大限度地降低在表面平面性方面的退化，由窗口650暴露出来的薄硅体层310可以通过在进行氧化前的一次刻蚀使之部分地凹进。在本发明的一个实施例中，薄硅体层310在窗口650处的厚度可以被减小大约30％。
如图3A中本发明的一个实施例所示，低压、高密度等离子体刻蚀，比如用Cl2/Ar的，可以用于在薄硅体层310上刻蚀出沟槽。
如图3B中本发明的一个实施例所示，如果薄硅体层310在氧化前被适当的凹进，则在氧化完成后，FOX层540的上表面547应该和薄硅体层310的上表面427齐平或者在同一平面。沿着FOX层540边缘的改良型鸟喙565也被显著地减少了长度和厚度。任何残留的形态，比如凹坑或接缝，应该是最小化了的。
在本发明的一个实施例中，在移除复合叠层540后，改良型鸟喙565的长度大约是薄硅体层310的厚度的30-60％。如图3C中的本发明的实施例所示，隔离区560的上表面567应该和有源区805A、805B的上表面807齐平或者在同一平面。在本发明的一个实施例中，隔离区560和有源区805A、805B的高度的差别应该小于薄硅体层310的厚度的大约10％。
图3C也展示了本发明的另一种实施例，即结构1800，它包括位于通过LOCOS工艺所形成的隔离区560所分隔开的SOI晶片90上的相邻有源区805A、805B中的完全耗尽器件。在长度和厚度方面明显减小的改良型鸟喙565，沿着隔离区560的边缘。在本发明的一个实施例中，改良型鸟喙565的长度大约为薄衬底硅层310的厚度的30-60％。隔离区560的上表面567应该和有源区805A、805B的上表面齐平或在同一平面。所以，本发明的1800结构有一个致密且平面的隔离区560。
在本发明的一个实施例中，完全耗尽器件可以分别在薄硅体层310中的有源区805A、805B中按照下述方法形成如果需要，一薄层牺牲氧化物层可以在有源区805A、805B内生长在薄衬底硅层310上。牺牲氧化物被刻蚀去以移除任何可能在LOCOS过程中形成于氮化硅的边沿附近(Kooi效应)、薄硅体层310之上硅的氮氧化物。否则，硅的氮氧化物可能会干扰后续的栅极电介质叠层的形成，导致一些薄而不均匀的斑点(图中未示出)。
超低能量离子注入法可以用来调整阈值电压Vt。
栅极电介质叠层可以形成于薄硅体层310之上。栅极电介质叠层的物理厚度可以大约为0.6-1.5nm。在本发明的一个实施例中，栅极电介质叠层包括一种非晶高k值(大于约15)材料，比如铪氧化物(HfO2)，通过金属-有机物化学气相沉积(MOCVD)或者原子层淀积(ALD)形成。
栅电极可以在栅极电介质叠层上形成，通过光刻和刻蚀来做出图形。栅电极的厚度大约为40-65nm，可以是掺杂多晶硅、或者表面覆盖金属的掺杂多晶硅、或者单金属或双金属，比如NMOS用钽和钛、PMOS用氮化钽、钨化钛或氮化钛。与掺杂的多晶硅栅电极不同，金属栅电极不受耗尽效应的影响。在本发明的一个实施例中，栅极的物理长度大约为25-50nm。
超低能量离子注入和尖退火(spike anneal)可用于形成栅极两侧分别到源极和漏极的延伸。如果需要，可以进行倾斜注入。在本发明的一个实施例中，等离子体或者气相掺杂可被采用。源极和漏极延长的结深大约10-20nm。
厚度大约为25-80的侧壁间隔层可以在栅极的两边形成。侧壁间隔层可以包括一层或多层电介质材料。
抬高的源极和漏极可以利用选择性外延沉积法在栅极两边紧邻侧壁间隔层形成。抬高的源极和漏极改善了硅化物的形成并且减少了寄生电容。
超低能量离子注入和尖退火可用于对源极和漏极进行掺杂。在本发明的一个实施例中，等离子体或者气相掺杂可被采用。抬高的源极和漏极的结深度是大约20-40nm。
厚度大约为15-25nm的硅化镍(NiSi)可以形成于抬高的源极和漏极之上，而且，如果栅电极是掺杂多晶硅，也形成于栅电极之上。硅化镍减小接触漏电，并且比硅化钴(CoSi2)消耗的硅少。
层间电介质(ILD)层可形成在该器件之上。ILD可以是通过旋涂或者CVD沉积的低k值(电介质常数k，比如1.2-2.2)材料形成的，比如有机硅玻璃(OSG)或者掺碳氧化物(CDO)。ILD可能是多孔的，而且可含有气隙。采用化学-机械抛光(CMP)的双大马士革工艺可以在器件上用铜或者合金形成多层互连。需要时，可包括用于通孔和金属线的扩散阻挡层和支路层。
以上阐述了很多实施例和大量细节以便提供关于本发明的透彻理解。本领域技术人员将会认识到，一个实施例中的许多特征同样可适用于其他实施例。本领域技术人员也将会明白，能够对在这里描述的具体材料、工艺、尺寸、浓度、等等做出等效的替换。应该理解，本发明的详细描述应该被视为说明性的而非限制性的，其中本发明的范围应由权利要求书来确定。
这样，我们已经描述了一种致密而平面的隔离区，以及形成这样一种隔离区的方法。
权利要求
1.一种方法，它包括设置一衬底；在所述衬底上形成一氧化物埋层；在所述氧化埋层上形成一薄硅体层，所述薄硅体层的厚度为3-40纳米；在所述薄硅体层上形成一垫氧化物层；在所述垫氧化物层上形成一氮化硅层；在所述氮化硅上形成光刻胶；在所述光刻胶层中形成一窗口；移除在所述窗口中所述氮化硅层；部分地或者全部地移除所述窗口内的所述垫氧化物层；移除所述氮化硅层上的所述光刻胶；从在所述窗口中的所述薄硅体层形成场氧化物层；移除所述垫氧化物层上的所述氮化硅层；以及移除所述薄硅体层上的所述垫氧化物层。
2.如权利要求1所述的的方法，其中所述的氧化埋层厚度为30-250纳米。
3.如权利要求1所述的的方法，其中所述垫氧化物层厚度为3-8纳米。
4.如权利要求1所述的的方法，其中所述氮化硅层厚度为25-65纳米。
5.如权利要求1所述的的方法，其中所述场氧化物层在高压下形成。
6.如权利要求1所述的的方法，其中所述场氧化物层通过快速热氧化形成。
7.一种方法，它包括提供一绝缘体上硅晶片，所述绝缘体上硅晶片包括被一薄硅体层覆盖的氧化物埋层，所述薄硅体层厚度为3-40纳米；在所述薄硅体层上形成一复合叠层，所述复合叠层包括被一氮化硅层覆盖的一垫氧化物层；在所述复合叠层上形成光刻胶；在所述光刻胶上形成一窗口；移除所述窗口中的复合叠层；降低在所述窗口中的所述薄硅体层的厚度；移除所述复合叠层上的所述光刻胶；从所述窗口中的所述薄硅体层形成场氧化物层；以及移除所述薄衬底硅层上的所述复合叠层。
8.如权利要求7所述的方法，其中在所述窗口中的所述薄硅体层的所述厚度被减小大约30％。
9.如权利要求7所述的方法，其中所述场氧化层的上表面与所述薄硅体层的上表面齐平或者在同一平面。
10.如权利要求7所述的方法，其中所述氧化物埋层的厚度为30-250纳米。
11.如权利要求7所述的方法，其中所述垫氧化物层的厚度为3-8纳米。
12.如权利要求7所述的方法，其中所述氮化硅层的厚度为25-65纳米。
13.如权利要求7所述的方法，其中所述场氧化物层在高压下形成。
14.如权利要求7所述的方法，其中所述场氧化物层通过快速热氧化形成。
15..一种结构，它包括一衬底；一设置于所述衬底之上的氧化物埋层；一设置于所述氧化物埋层之上的薄硅体层，所述薄硅体层包括被隔离区分隔开的有源区，所述隔离区有一改良型鸟喙，厚度为所述薄硅体层的30-60％；以及一设置于每个所述有源区的完全耗尽器件。
16.如权利要求15所述的结构，其中所述隔离区与所述有源区之间的高度差小于所述薄硅体层厚度的10％。
17.如权利要求15所述的结构，其中所述氧化物埋层的厚度为30-250纳米。
18.如权利要求15所述的结构，其中所述薄硅体层的厚度为3-40纳米。
19.如权利要求15所述的结构，其中所述隔离区在高压下形成。
20.如权利要求15所述的结构，其中所述隔离区通过快速热氧化形成。
全文摘要
本发明揭示了一种方法，它包括提供一个衬底；在衬底上形成一氧化物埋层；在氧化物埋层上形成一薄硅体层，薄硅体层的厚度为3－40纳米；在薄硅体层上形成一垫氧化物层；在垫氧化物层上形成一氮化硅层；在氮化硅层上形成一层光刻胶；在光刻胶中形成一窗口；移除窗口中的氮化硅层；部分地或者全部地移除窗口中的垫氧化物层；移除氮化硅层上的光刻胶；由窗口中的薄硅体层形成场氧化物层；移除垫氧化物层上的氮化硅层；和移除薄硅体层上的垫氧化物层。本发明还揭示了一种结构，它包括一衬底；衬底上的氧化物埋层；氧化物埋层上的薄硅体层，薄硅体层包括被隔离区分隔开的有源区，隔离区具有长度为薄硅体层厚度的30－60％的改良型鸟喙；以及位于每个有源区内的一完全耗尽器件。
文档编号H01L21/762GK1732563SQ200380107373
公开日2006年2月8日 申请日期2003年12月8日 优先权日2002年12月26日
发明者M·玻尔, J·蔡 申请人:英特尔公司