具有用于负电压操作的隔离式scr的esd保护电路的制作方法
【专利说明】
【背景技术】
[0001]本发明的实施例涉及一种用于静电放电(ESD)保护的隔离式半导体控制整流器(SCR)电路。所述电路的优选实施例既定供在相对于GND或VSS具有负操作电压的输入、输出或输入-输出端子处使用，但所述电路也可在电力供应端子(例如集成电路的VDD及GND或VSS端子)之间使用。
[0002]参考图1-3，其为现有技术的ESD保护电路，所述ESD保护电路类似于科尔(Ker)等人在第6，765，771号美国专利中所揭示的ESD保护电路。图1的平面图图解说明形成于P型衬底(PSUB) 102上且由η型阱(NWELL) 100环绕的双重半导体控制整流器。PSUB层102电连接到P+区112。所述双重SCR在P+区112上方及下方对称地形成，因此将详细地描述下部SCR。此处及在以下论述中，使用相同参考编号来识别各图式图中相同或类似的电路元件。N+区114是下部SCR的阴极且在P型阱区104内邻近于P+区112而形成。P+区108形成于NWELL 100内且充当下部SCR的阳极。N+区106电连接到NWELL 100。栅极区110形成于NWELL 100与PSUB 102之间的边界上方。栅极区110、P+阳极108及N+区106电连接到参考端子122，参考端子122优选地为GND或VSS。P+区112及N+区114电连接到端子120，端子120优选地为待受保护的输入、输出或输入-输出端子。
[0003]接下来参看图2，其为下部SCR沿着如图1中的线所指示的平面Α-Α’的横截面图。所述SCR形成于P型衬底(PSUB) 200上。N型掩埋层(NBL) 101是通过离子植入而形成于PSUB 200中位于表面下方。总的来说，η型阱(NWELL) 100与NBL 101形成隔离式P型区(PSUB) 102。下部SCR包含形成于NWELL 100中的P+阳极108及形成于ρ型阱区104中的N+阴极114。作用P+区112及108、Ν+区114及106以及栅极110下方的沟道区由浅沟槽隔离(STI)区124分离。
[0004]现在转到图3，其为图2的SCR的简化图，其展示个别双极晶体管。为清晰起见省略了浅沟槽隔离(STI)区。图2的下部SCR包括垂直SCR及水平SCR。垂直SCR包含PNP晶体管304及NPN晶体管306且形成从P+阳极108经由NWELL 100到NBL 101并经由PSUB102返回到N+阴极114的垂直电流路径。水平SCR包含PNP晶体管300及NPN晶体管302且形成直接从P+阳极108到N+阴极114的水平电流路径。寄生电阻器301为PNP晶体管300的基极-射极分流电阻器。寄生电阻器303为NPN晶体管302及306的基极-射极分流电阻器。
[0005]关于图1-3的SCR的操作会出现数个问题，其限制操作电压、SCR的增益，并引入可靠性问题，如在以下论述中将变得显而易见。本发明的各种实施例针对于解决这些问题且改善SCR的操作，而不会增加工艺复杂度。
【发明内容】
[0006]本发明揭示一种用于保护集成电路的半导体控制整流器。所述半导体控制整流器包含具有第一导电性类型的第一经轻掺杂区，所述第一经轻掺杂区是接近具有第二导电性类型的第二经轻掺杂区而形成。具有所述第二导电性类型的第一经重掺杂区形成于所述第一经轻掺杂区内。具有所述第一导电性类型的第二经重掺杂区形成于所述第二经轻掺杂区内。具有所述第一导电性类型的掩埋层形成于所述第二经轻掺杂区下方且电连接到所述第一经轻掺杂区。具有所述第二导电性类型的第三经轻掺杂区形成于所述第二经轻掺杂区与所述第三经重掺杂区之间。具有所述第二导电性类型的第四经轻掺杂区形成于所述第二经轻掺杂区与所述第三经重掺杂区之间且电连接到所述第二及第三经轻掺杂区。
【附图说明】
[0007]图1 (现有技术)是静电放电(ESD)保护电路的已知包封式半导体控制整流器(SCR)的平面图；
[0008]图2 (现有技术)是沿着图1的线A-A’截取的横截面图；
[0009]图3(现有技术)是展不图2的SCR的个别晶体管的不意图；
[0010]图4A是实施本发明的原理的第一实例性实施例的横截面图；
[0011]图4B是图4A的SCR的电流-电压图；
[0012]图5A是第二实例性实施例的横截面图；
[0013]图5B是图5A的ρ型阱104的掺杂分布曲线；
[0014]图6A-6C是第三实例性实施例的横截面图；
[0015]图7是第四实例性实施例的横截面图；及
[0016]图8是第五实例性实施例的横截面图。
【具体实施方式】
[0017]实施本发明的原理的实例性实施例提供胜过常规静电放电(ESD)保护电路的显著优点。
[0018]图4A图解说明本发明的半导体控制整流器(SCR)的第一实例性实施例。本文中，SCR指代半导体控制整流器，硅控制整流器是其特例。一般来说，经重掺杂意指半导体区具有lel8Acm_3或更大的浓度。同样地，经轻掺杂意指半导体区具有小于lel8Acm _3的浓度。在两种情况中，均可通过离子植入或如所属领域的普通技术人员所熟知的其它方法来形成经掺杂区。
[0019]图4A的SCR形成于P型衬底(PSUB) 200上。N型掩埋层(NBL) 101是优选地通过离子植入形成于PSUB 200中位于表面下方。总的来说，η型阱(NWELL) 100与NBL 101形成具有与PSUB 200相同的杂质类型及浓度的隔离式ρ型区(PSUB) 102。所述SCR包含形成于NWELL 100中的P+阳极108及形成于ρ型阱区104中的N+阴极114。N+区106将NWELL区100电连接到参考端子122，参考端子122可为VSS、接地或另一适合的参考端子。参考端子122还连接到P+阳极108及栅极区110。P+区112将ρ型阱104电连接到端子120，端子120可为输入、输出、输入-输出或另一参考端子。端子120还连接到N+阴极114。作用P+区112及108、N+区114及106以及栅极110下方的沟道区由浅沟槽隔离(STI)区402及404分离。可任选地省略STI区404以改善水平SCR的增益。
[0020]关于图1-3的SCR的问题是端子120处相对于参考端子122的有限操作电压。目前的模拟电路可需要端子120处相对于参考端子122为-1OV或更大的操作电压。然而，对于小特征大小，已发现相对于参考端子122施加到端子120的-6V电压将使经轻掺杂PSUB区102完全耗尽且引起NPN晶体管306的集极-射极穿通。此问题通过其中优选地通过在P型区104与NBL 101之间进行离子植入来形成ρ型区(PBL)400的本发明第一实施例来解决。PBL 400优选地以介于ρ型区104的杂质浓度与PSUB 102的杂质浓度之间的杂质浓度来形成。如果PBL浓度过低，那么在端子120的操作电压范围内仍可发生NPN晶体管306的集极-射极穿通。或者，如果PBL 400的浓度过高，那么将发生NPN晶体管302的横向集极-基极雪崩导通。
[0021]图4Β图解说明图4Α的SCR的电流-电压图。沿着水平轴来展示端子120处相对于端子122的绝对电压。沿着垂直轴来展示端子120与122之间的绝对电流。重要的是应注意，SCR的触发电压现在是16V而非6V，并无证据表明发生集极-射极穿通。此外，SCR的保持电压小于IV以提供防御静电放电(ESD)的有效保护。
[0022]图5Α图解说明第二实施例。此处，根据图5Β的杂质浓度图来对P型阱层104进行改质。原始掺杂分布曲线是由4el2ACm_2的硼植入剂量及15keV的能量产生的。另外，执行1.8el2AcnT2的第二硼植入剂量及47keV的能量以及2el2AcnT2的第三硼植入剂量及115keV的能量。三次植入产生图5A的三个相应重叠高斯分布。第一及原始植入在0.5 μπι处产生1.8el6Acm-3的最大浓度。第二植入在1.6 μπι处产生1.5el6Acm_3的最大浓度。第三植入在3.4 μπι处产生1.0el6Acm-3的最大浓度。在端子120处相对于参考端子122达-20V的范围内，图5A的所得掺杂分布曲线均有利地防止NPN晶体管306的集极-射极穿通。随着植入深度的增加逐渐减小的硼浓度有利地防止NPN晶体管306的集极-基极雪崩导通。由于第二及第三植入的最大硼浓度也大于原始植入，因此将不会发生NPN晶体管302的横向集极-基极雪崩。最后，第二及第三硼植入不需要额外掩模。
[0023]图6A图解说明本发明的第三实施例。图1-3的SCR的操作电压受栅极110与ρ型阱区104之间的电场限制。随着栅极110下方的电介质厚度减小，此限制变得越来越显著。在图6Α的实施例中，当在作用区106、108、112、114及栅极110上方形成金属硅化物层时，栅极110可为必要的。栅极110防止形成原本可将ρ型阱区104短接到NWELL 100的金属硅化物。在图6Α的实施例中，通过在ρ型阱区104与NWELL 100之间进行离子植入来形成经轻掺杂P型阱区600。P型阱区600电连接到ρ型阱区104且使NWELL 100延伸。区600的掺杂优选地比P型阱区104或NWELL