专利名称：改善内连线结构的电性质量的方法
技术领域：
本发明涉及一种改善内连线(Interconnect)结构的电性质量的方法，特别是涉及一种改善半导体制程中内连线结构的内金属介电层(Inter-metalDielectric；IMD)的时依性介质击穿(Time-dependent Dielectric Breakdown；TDDB)寿命的方法。
背景技术：
随着半导体技术的进步，电子组件的尺寸也不断地朝微小化、可携式发展，因而导致集成电路的积集度(Integration)持续增加。另一方面，随着集成电路积集度的日益提升，芯片的表面已无法提供足够的面积，来制作所需的金属内连线。因此，为了配合组件缩小后所增加的内连线，多重金属内连线的设计以及缩减导线的线宽尺寸，便成为极大规模集成电路(Ultra Large Scale Integration；ULSI)技术发展的方向。
过去，芯片内部的导线材料大都采用金属铝。然而，由于金属导线尺寸的缩小会增加金属导线的电阻与电流密度，并导致电子迁移(Electromigration)的情况日趋严重，再加上金属铝具有偏高电阻值以及较差的抗电子迁移的能力，使得讯号的传输时间愈来愈长，且使得电性稳定度下降，更会缩减电子组件的寿命。因此，在深次微米领域的多重金属内连线制程中，目前大都以具有更低电阻的铜(Cu)金属来取代铝成为组件间导线系统的材料，并搭配采用低介电材料来作为金属层间的绝缘层，以改善电阻电容延迟的现象，进而达到有效提升组件的操作速度的目的。
由于铜具有低电阻以及较佳的抗电子迁移能力的特性，因此以铜为导线的组件不仅可承受更密集的电路排列，而可大幅地缩减所需金属层的数目，进而降低生产成本，更可提升电子组件的可靠度，并可增进电子组件的运算速度。
由于铜具有极佳的扩散能力，因此在布植铜金属导线前，均需先形成一层阻障层(Barrier Layer)，以避免铜金属扩散至周围的介电层中。然而，由于铜金属导线所在的内金属介电层与覆盖于此内金属介电层上的蚀刻终止层(Etching Stop Layer)间的界面属结构强度较弱的区域，铜的高扩散能力仍可能会于组件测试或运作期间，使得位于同一介电层中的相邻铜金属导线间，产生线对线漏电流(Line-to-line Leakage Current)或导致时依性介质击穿寿命减短。当采用低介电常数材料作为内金属介电层时，此种线对线漏电流或时依性介质击穿寿命减短的情况更为严重。如此一来，将导致组件的电性质量下降，并使得组件的可靠度降低。
发明内容
鉴于现有技术利用铜金属作为半导体组件的内连线结构的导线材料时，受到铜的高扩散能力的影响，造成金属导线间的线对线漏电流的机率大幅增加，同时导致内金属介电层的时依性介质击穿寿命缩减，严重影响半导体组件的定性质量。
因此，本发明的主要目的在于提供一种改善内连线结构的电性质量的方法，其在建构内连线结构时，先形成厚度较薄的蚀刻终止层的前置层(Pre-layer)，再对此前置层进行强化处理步骤来改善前置层与底下的介电层的接口结构强度，然后形成蚀刻终止层的主体层而完成蚀刻终止层。如此一来，可大幅降低介电层中两相邻金属线间的漏电流。
本发明的另一目的在于提供一种改善内连线结构的电性质量的方法，通过先形成厚度较薄的一部分的蚀刻终止层，以及对此部分的蚀刻终止层进行强化处理步骤，可在大幅降低对金属层的伤害的情况下，有效延长此金属层所在的介电层的时依性介质击穿寿命。
本发明的再一目的在于提供一种改善内连线结构的电性质量的方法，由于本发明分批形成蚀刻终止层，并可对蚀刻终止层的薄前置层上进行临场(In-situ)强度处理。因此，不仅相当易于实施，且制程环境容易维持。
根据以上所述的目的，本发明提供了一种改善内连线结构的电性质量的方法，其至少包括提供一基材，其中此基材上至少已形成一介电层，且此介电层中至少包括若干个金属层位于部分的基材上；形成一蚀刻终止层的一前置层覆盖在上述的介电层以及金属层上，其中此蚀刻终止层的前置层具有一厚度；进行一强化处理步骤，以强化上述的蚀刻终止层的前置层与介电层的界面；以及形成上述蚀刻终止层的一主体层(Bulk Layer)覆盖在此蚀刻终止层的前置层上，其中上述蚀刻终止层的主体层具有一厚度，且蚀刻终止层的前置层的厚度小于蚀刻终止层的厚度的1/2。
上述强化处理步骤可利用例如电浆技术或电子束(E-beam)技术对蚀刻终止层的前置层进行处理，如此一来，可改变此蚀刻终止层的前置层的性质，并可强化蚀刻终止层的前置层与介电层的界面结构强度。因此，可在不伤害金属层的表面的情况下，达到降低两相邻金属层间的漏电流以及改善介电层的时依性介质击穿的寿命的目的。
图1至图4绘示本发明的一较佳实施例的改善内连线结构的电性质量的制程剖面图。
具体实施例方式
本发明揭露一种改善内连线结构的电性质量的方法，其于内金属介电层上先形成蚀刻终止层的前置层，并对此前置层进行强化处理步骤，以强化蚀刻终止层与内金属介电层的界面结构。再于前置层上形成蚀刻终止层的主体层，而完成蚀刻终止层的制作。因此，可降低相邻金属线间的漏电流，并延长内金属介电层的时依性介质击穿寿命，达到提高内连线结构的电性质量的目的。为了使本发明的叙述更加详尽与完备，可参照下列描述并配合图1至图4的图标。
请参照图1至图4，图1至图4绘示本发明的一较佳实施例的改善内连线结构的电性质量的制程剖面图。首先，提供基材100，其中此基材100已形成例如半导体组件的闸极等结构。再利用例如沉积的方式形成蚀刻终止层102覆盖在基材100上，以准确控制后续的介层窗蚀刻的终点，并避免蚀刻伤害到基材100。其中，蚀刻终止层102的材料可例如为氮化硅等介电材料。接着，利用例如化学气相沉积(Chemical Vapor Deposition；CVD)的方式，形成介电层104覆盖在蚀刻终止层102上。其中，介电层可为内金属介电层，且介电层104的材料可例如为一般的介电材料、低介电常数材料、以及超低介电常数材料等。介电层104形成后，利用例如微影以及蚀刻的技术，并以蚀刻终止层102为蚀刻终点，定义介电层104，以去除介电层104的一部分，而在介电层104中形成多个开口105。其中，开口105可暴露出部分的基材100的表面。再利用例如物理气相沉积(Physical Vapor Deposition；PVD)的方式共形沉积阻障材料薄膜(仅绘示其中的阻障层106与阻障层108)覆盖在开口105、开口105所暴露出的基材100与介电层104、以及介电层104表面。之后，同样利用物理气相沉积的方式形成金属薄膜(仅绘示其中的金属层110与金属层112)覆盖在阻障材料薄膜上，并填满开口105。随后，利用例如化学机械研磨(Chemical mechanical Polishing；CMP)的方式，去除开口105外的阻障材料薄膜与金属薄膜，而于这些开口105中形成阻障层106与金属层110位于阻障层106上，以及阻障层108与金属层112位于阻障层108上，所形成的结构如图1所示。其中，金属层110与金属层112的材料可例如为铜。
金属层110与金属层112形成后，利用例如化学气相沉积的方式形成蚀刻终止层120(请参见图4)的前置层114覆盖在介电层104、阻障层106、阻障层108、金属层110、以及金属层112上，而形成如图2所示的结构。其中，前置层114为蚀刻终止层120的一小部分，且此前置层114的厚度较佳是小于蚀刻终止层120的厚度的1/2，此前置层114的厚度更佳则为250以下。
蚀刻终止层120的前置层114形成后，此时即可利用临场方式，对此前置层114进行强化处理步骤，以强化前置层114与其底下的介电层104间的界面强度，如图3所示。在本发明的较佳实施例中，利用电浆116对前置层114进行强化处理。其中，利用电浆116对前置层114进行电浆处理步骤时，可利用含氢气体或氦气(He)等作为反应气体，含氢气体可例如为氢气(H2)或氨气(NH3)等。而且，进行上述的电浆处理步骤时，可不施加偏压电力(BiasPower)，或较佳是将电浆反应的偏压电力控制在介于50watt与900watt之间；将电浆反应的射频(Radio Frequency；RF)电力控制在介于50watt与2000watt之间；将反应时间控制在介于5秒与100秒之间；将反应压力控制在介于0.5torr与10torr之间；以及将反应气体的流量控制在介于100sccm与2500sccm之间。
上述对前置层114的强化处理步骤除了可利用电浆技术进行外，还可利用电子束技术进行前置层114的材料处理，本发明并不在此限。其中，利用电子束技术进行前置层114的材料处理时，较佳是将电力控制在介于1keV与30keV之间，且较佳是将电子剂量(Electron Dose)控制在介于50μC/cm2与50000μC/cm2之间。
本发明的一特征就是先于介电层104上形成具蚀刻终止层120的部分厚度的前置层114，再对此蚀刻终止层120的前置层114进行材料结构强化处理。如此一来，可在不伤害金属层110与金属层112的情况下，顺利且轻易地加强前置层114与其下方的介电层104间的界面结构。因此，可降低金属层110与金属层112间的漏电流，并可延长介电层104的时依性介质击穿的寿命，达到改善内连线结构的电性质量的目的。
完成蚀刻终止层120的前置层114的强度处理后，利用例如化学气相沉积的方式形成蚀刻终止层120的主体层118覆盖在处理后的前置层114上，而形成如图4所示的结构。其中，蚀刻终止层120由前置层114与主体层118所构成。
综合以上所述，本发明的一优点就是因为在建构半导体组件的内连线结构时，先形成厚度较薄的蚀刻终止层的前置层，再对此前置层进行材料的强化处理，以改善前置层与其底下的介电层间的接口结构强度，然后形成蚀刻终止层的主要部分而完成蚀刻终止层。因此，可达到有效降低介电层中相邻金属线间的漏电流的目的。
本发明的又一优点就是因为通过先于内金属介电层上形成一层厚度较薄的蚀刻终止层的前置层，以及对此蚀刻终止层的前置层进行材料强化处理，可在避免伤害金属导线的质量的情况下，改善介电层的时依性介质击穿寿命，达到提升半导体组件的内连线结构的电性质量的目的。
本发明的又一优点是因为本发明分批形成蚀刻终止层，并可对先形成的蚀刻终止层的部分进行临场的材料强度处理。因此，不仅制程易于实施，制程环境也容易维持，在不增加整体制程的负担下，使半导体组件的内连线结构的电性质量获得大幅改善。
权利要求
1.一种改善内连线结构的电性质量的方法，其特征在于，该方法包括提供一基材，其中该基材上至少已形成一介电层，且该介电层中至少包括若干个位于部分的该基材上的金属层；形成一蚀刻终止层的一前置层覆盖在该介电层以及这些金属层上，其中该蚀刻终止层的该前置层具有一厚度；进行一强化处理步骤，以强化该蚀刻终止层的该前置层与该介电层的界面；以及形成该蚀刻终止层的一主体层覆盖在该蚀刻终止层的该前置层上，其中该蚀刻终止层的该主体层具有一厚度。
2.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于这些金属层的材料为铜。
3.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该强化处理步骤为一电浆处理步骤。
4.根据权利要求3所述的改善内连线结构的电性质量的方法，其特征在于该电浆处理步骤至少包括使用一含氢气体作为反应气体，且该含氢气体选自于由氢气以及氨气所组成的一族群。
5.根据权利要求3所述的改善内连线结构的电性质量的方法，其特征在于该电浆处理步骤至少包括使用氦气作为反应气体。
6.根据权利要求3所述的改善内连线结构的电性质量的方法，其特征在于该电浆处理步骤至少包括控制一偏压电力介于50watt与900watt之间；控制一射频电力介于50watt与2000watt之间；控制一反应时间介于5秒与100秒之间；控制一反应压力介于0.5torr与10torr之间；以及控制反应气体的一流量介于100sccm与2500sccm之间。
7.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该强化处理步骤为一不施加偏压电力的电浆处理步骤。
8.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该强化处理步骤为一电子束处理步骤，且该电子束处理步骤至少包括控制一电力介于1keV与30keV之间，以及一电子剂量介于50μC/cm2与50000μC/cm2之间。
9.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该前置层的该厚度小于该蚀刻终止层的一厚度的1/2。
10.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该前置层的该厚度小于250。
全文摘要
一种改善内连线(Interconnect)结构的电性质量的方法，其在金属层及金属层所在的介电层上先形成蚀刻终止层(Etching Stop Layer)的前置层(Pre－layer)，再利用例如电浆(Plasma)或电子束(E－beam)对此前置层进行处理，以改变蚀刻终止层与底下的介电层间的界面质量，然后形成蚀刻终止层的主体层(BulkLayer)。
文档编号H01L21/318GK1601723SQ200410007808
公开日2005年3月30日 申请日期2004年3月2日 优先权日2003年9月23日
发明者林耕竹, 包天一, 章勋明 申请人:台湾积体电路制造股份有限公司