专利名称：避免碟形凹陷的浅沟槽隔离方法
技术领域：
本发明涉及一种为集成电路形成隔离(isolation)的方法，特别是涉及一种形成浅沟槽隔离(Shallow Trench Isolation,STI)的方法。
半导体集成电路(ICs)的发展方向为增加密度与缩小元件。在集成电路制造中，隔离结构是一种重要技术。形成在硅基底上的元件必须与其它元件隔离。在次微米集成电路中建立有效的隔离，降低表面隔离空间，是一种复杂且具挑战性的目标。
一种现有浅沟槽隔离的方法为，在一高温氧化炉管内氧化一硅晶圆，成长一约150至250埃厚的衬垫氧化层(pad oxide layer)。衬垫氧化层一般由二氧化硅形成。然后，在衬垫氧化层上沉积厚度约1500至2000埃的氮化硅层(nitride layer)。之后，执行光掩模与蚀刻步骤，形成约0.4至0.5μm深的沟槽。然后，在沟槽的侧壁(sidewall)上成长厚度约为150至300埃的一热氧化物衬层(thermal oxide liner)。接着，以化学气相沉积(CVD)形成一CVD氧化物。然后，以化学机械研磨(CMP)法研磨此CVD氧化物。
将化学机械研磨应用于现有浅沟槽隔离结构会出现几种问题。在化学机械研磨时，CVD氧化物的移除率高于氮化硅的移除率，这样会在宽沟槽内形成碟形凹陷(dishing)。此碟形凹陷效应会降低平坦度，并且严重影响元件的成品率。再者，在化学机械研磨时，研磨终点侦测并不准确，因为CVD氧化物与氮化硅的移除率比值约为3或5比1。在现有方法之下，若想改善终点侦测而增加此移除率比值，将会增加碟形凹陷。因此，本发明揭露一种简单且有效的形成沟槽隔离的方法，其可降低碟形凹陷，同时在化学机械研磨期间可得到有效的终点侦测。
所以，本发明揭露一种在一基底中形成浅沟槽隔离的方法。该方法包括下列步骤在基底上形成一衬垫氧化层；在衬垫氧化层上形成一Si3N4或BN层；在Si3N4或BN层上形成一即时掺杂多晶硅层(in situ doped polysiliconlayer)；在该基底中形成至少一沟槽；沿着至少一沟槽的侧壁(sidewall)与在即时掺杂多晶硅层表面上形成一氧化物衬层；在氧化物衬层与至少一沟槽上方形成一CVD氧化物层；在CVD氧化物层上实施一氧化物研磨浆(oxide slurry)化学机械研磨，氧化物研磨浆化学机械研磨在到达即时掺杂多晶硅层表面前停止；以及，在剩余的CVD氧化物与即时掺杂多晶硅层上实施一多晶硅研磨浆(polysilicon slurry)化学机械研磨，多晶硅研磨浆化学机械研磨停止于Si3N4或BN层的表面。
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中
图1至3是一种半导体基底剖面视图，用以说明本发明形成浅沟槽隔离的步骤。
本发明揭示一种方法，以两阶段化学机械研磨形成浅沟槽隔离。参照图1，其绘示具有几层薄膜的一半导体基底的剖面图。在此优选实施例中，基底10可以是p型或n型硅。在基底10上形成一薄二氧化硅层12，作为衬垫氧化层。衬垫氧化物层12典型地是以高温氧化炉管氧化硅基底形成的。在此优选实施例中，衬垫氧化层12的厚度大约为200埃。接着，在衬垫氧化层12上沉积一氮化硅(Si3N4)层(约800至1700埃)或氮化硼(BN)层(约500至1000埃)14，作为后续化学机械研磨的停止层(stop layer)。
继续参照图1，在Si3N4或BN层14上沉积一即时掺杂多晶硅层16。即时掺杂多晶硅层16的厚度约500至2000埃。之后，在即时掺杂多晶硅层16上限定一光致抗蚀剂图案，限定出浅沟槽隔离区域。以各向异性(anisotropic)干蚀刻技术形成一或更多的沟槽18。即时掺杂多晶硅层16、Si3N4或BN层14、衬垫氧化层12与基底10分别被以现有方法蚀刻移除。然后，剥除光致抗蚀剂。
接下来，以一热氧化法，沿着沟槽18的侧壁与即时掺杂多晶硅层16表面上形成一氧化物衬层19。然后，在氧化物衬层19上形成一CVD氧化物层20，并且回填沟槽18。此CVD氧化物层20可以使用任何适用的制作工艺来沉积，例如高密度等离子化学气相沉积(HDP CVD)。CVD氧化物层20的厚度约为8000至14000埃。
再参见图2A与2B，实施一两阶段化学机械研磨(two-step CMP)，这是本发明的关键。图2A绘示两阶段化学机械研磨的第一阶段，实施一氧化物研磨浆化学机械研磨。氧化物研磨浆化学机械研磨优选是以IPEC机台使用cabot sc-1研磨浆来实现。在此优选实施例中，以每平方英寸4磅(0.281千克力/平方厘米)的压力，在每分钟30转的旋转速率下，CVD氧化物的移除率为1700埃/分钟，而即时掺杂多晶硅层的移除率为3000埃/分钟。氧化物研磨浆化学机械研磨在距离即时掺杂多晶硅层16表面100至500埃停止。此两阶段化学机械研磨的第一阶段的目的为避免CVD氧化物的移除率下降。
图2B绘示两阶段化学机械研磨的第二阶段，其中实施一多晶硅研磨浆化学机械研磨，并且控制停止于Si3N4或BN层14的表面。多晶硅研磨浆化学机械研磨优选是以IPEC机台使用rodel 2371研磨浆来实现。在此优选实施例中，以每平方英寸4磅(0.281千克力/平方厘米)的压力，在每分钟30转的旋转速率下，即时掺杂多晶硅层的移除率为4600埃/分钟，而CVD氧化物的移除率为150埃/分钟。这样，位于沟槽18上方的隔离区域比有源区域(active areas)具有较低的移除率。因此，此两阶段化学机械研磨的第二阶段可防止碟形凹陷，如图2B所示。
在现有技术中，碟形凹陷效应的主要原因为，由于化学机械研磨特性，使得在沟槽上方的隔离区域比有源区域具有较高的移除率。在本发明中，CVD氧化物的移除率比即时掺杂多晶硅层的移除率低，可防止碟形凹陷。另外，在多晶硅研磨浆化学机械研磨期间，氮化硅的移除率约为85埃/分钟，同时即时掺杂多晶硅层的移除率为4600埃/分钟。因为即时掺杂多晶硅层的移除率与氮化硅的移除率的比值约为54比1，所以终点侦测是有效且有用的。应用此两阶段化学机械研磨制作工艺，以及使用即时掺杂多晶硅层作为一牺牲层，可防止碟形凹陷，同时终点侦测是有效的。
再参照图3，然后以H3PO4溶液移除Si3N4或BN层14。接着，以稀释的HF溶液或缓冲氧化物蚀刻(Buffer Oxide Etching,BOE)溶液移除衬垫氧化层12。最后的结构如图3所示。
虽然已结合优选实施例揭示了本发明，但是，其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求界定。
权利要求
1．一种在一基底中形成浅沟槽隔离的方法，所述方法包括在所述基底上形成一衬垫氧化层；在所述衬垫氧化层上形成介电层；在所述介电层上形成一即时掺杂多晶硅层；在所述基底中形成至少一沟槽；沿着所述至少一沟槽的侧壁与在所述即时掺杂多晶硅层表面上，形成一氧化物衬层；在所述氧化物衬层上与所述至少一沟槽中，形成一化学气相沉积氧化物层；在所述化学气相沉积氧化物层上，实施一氧化物研磨浆化学机械研磨，所述氧化物研磨浆化学机械研磨在到达所述即时掺杂多晶硅层表面前停止；以及在所述剩余的化学气相沉积氧化物层与所述即时掺杂多晶硅层上，实施一多晶硅研磨浆化学机械研磨，所述多晶硅研磨浆化学机械研磨停止于所述介电层的表面。
2．如权利要求1所述的方法，还包括移除所述介电层；以及移除所述衬垫氧化层。
3．如权利要求1所述的方法，其中，形成所述至少一沟槽的所述步骤包括在所述即时掺杂多晶硅层上，限定一光致抗蚀剂图案，以限定出隔离区域；以所述光致抗蚀剂图案为一掩模，蚀刻所述即时掺杂多晶硅层、所述介电层、所述衬垫氧化层与所述基底；以及移除所述光致抗蚀剂。
4．如权利要求1所述的方法，其中，所述衬垫氧化层包括二氧化硅。
5．如权利要求1所述的方法，其中，所述介电层包括Si3N4与BN层两者之一。
6．如权利要求1所述的方法，其中，以化学气相沉积法形成所述化学气相沉积氧化物层。
7．如权利要求1所述的方法，其中，所述氧化物研磨浆为cabot sc-1研磨浆。
8．如权利要求1所述的方法，其中，所述多晶硅研磨浆为rodel 2371研磨浆。
9．如权利要求2所述的方法，其中，以稀释的HF溶液与缓冲氧化物蚀刻溶液两者之一，移除所述衬垫氧化层。
10．如权利要求2所述的方法，其中，以H3PO4溶液移除所述介电层。
全文摘要
一种形成浅沟槽隔离的方法包括:在基底上形成衬垫氧化层、介电层和即时掺杂多晶硅层;形成至少一沟槽;沿着沟槽的侧壁与即时掺杂多晶硅层表面,形成氧化物衬层;在氧化物衬层上与沟槽中,形成化学气相沉积氧化物层;在此氧化物层上,实施氧化物研磨浆化学机械研磨,其在到达即时掺杂多晶硅层表面前停止;及在剩余的氧化物层与即时掺杂多晶硅层上,实施多晶硅研磨浆化学机械研磨,其停止于介电层的表面。
文档编号H01L21/70GK1232290SQ9811505
公开日1999年10月20日 申请日期1998年6月23日 优先权日1998年4月15日
发明者罗吉进, 杜友伦, 张格荥 申请人:世大积体电路股份有限公司