浅沟槽隔离结构的减薄方法
【技术领域】
[0001]本申请涉及半导体制造技术领域，具体而言，涉及一种浅沟槽隔离结构的减薄方法。
【背景技术】
[0002]随着半导体制造技术的进步，浅沟槽隔离(STI)已经逐渐取代了传统半导体器件制造所采用的局部硅氧化法等隔离方法。浅沟槽隔离与其他隔离方法相比存在许多优点，主要包括:STI可以获得较窄的半导体器件隔离宽度，从而提高器件集成度；STI可以提升器件表面平坦度，因此可以在光刻时有效控制最小线宽。
[0003]由于半导体器件的使用过程中需要对闪存的存储单元区I和其外围电路区II进行操作，而不同区域需要不同的操作条件，因此存储单元区I和其外围电路区II的设计规则也明显不同，比如如图6所示存储单元区I的浅沟槽隔离结构102的顶面要低于外围电路区II的浅沟槽结构的顶面，因此需要对存储单元区I和外围电路区II的浅沟槽隔离结构102分开进行高度调整。目前，现有技术中常用的浅沟槽隔离结构102的减薄方法如图1所示，包括:
[0004]提供具有图2所示的具有隧穿氧化层101、浅沟槽隔离结构102和浮栅103的半导体器件，该半导体器件划分为存储单元区I和外围电路区II ；
[0005]在掩膜层的保护下，对图2所示的存储单元区I的浅沟槽隔离结构102进行刻蚀，以调节存储单元区I的浅沟槽隔离结构102的高度，得到具有图3所示剖面结构的半导体器件；
[0006]在图3所示的半导体器件上淀积ONO层104 (氧化物层/氮化物层/氧化层)，得到具有图4所示剖面结构的半导体器件；
[0007]在掩膜层的保护下，对图4中外围电路区II的ONO层104、浮栅103进行刻蚀，而保留存储单元区I的ONO层104和浮栅103用于形成存储单元区I的栅极结构，得到具有图5所示剖面结构的半导体器件；
[0008]采用湿法刻蚀方法对图5所示的外围电路区II的浅沟槽隔离结构102进行刻蚀，以调节外围电路区II的浅沟槽隔离结构102的高度，得到具有图6所示剖面结构的半导体器件；
[0009]在对外围电路区II的浅沟槽隔离结构102刻蚀过程中会刻蚀掉部分甚至全部的隧穿氧化层101，并且对浅沟槽隔离结构102顶部造成损伤，从而在顶部产生边沟(divot)，如图6所示，浅沟槽隔离结构102顶部两侧均出现边沟。
[0010]在半导体器件的后续制作过程中该边沟会造成诸多问题并影响半导体器件的电学性能。例如，用以形成晶体管栅极的多晶硅在沉积的过程中会进入浅沟槽隔离结构的边沟内，并且位于边沟内的多晶硅不容易被去除从而残留在半导体器件的边沟内，这会导致晶体管在沟道处产生不均匀的电场。
【发明内容】
[0011]本申请旨在提供一种浅沟槽隔离结构的减薄方法，以解决现有技术中浅沟槽隔离结构顶部出现边沟的问题。
[0012]为了实现上述目的，根据本申请的一个方面，提供了一种闪存中浅沟槽隔离结构的减薄方法，该减薄方法包括:步骤SI，在半导体基底上制作隧穿氧化层、浅沟槽隔离结构和浮栅，半导体基底划分为存储单元区和外围电路区；步骤S2，刻蚀减薄存储单元区和外围电路区的浅沟槽隔离结构，在被刻蚀的浅沟槽隔离结构所在位置形成开口 ；步骤S3，在存储单元区和外围电路区的浮栅、浅沟槽隔离结构的表面形成ONO层；步骤S4，刻蚀去除外围电路区的ONO层和浮栅；以及步骤S5，刻蚀减薄外围电路区的浅沟槽隔离结构。
[0013]进一步地，上述步骤S2包括:第一次自对准湿法刻蚀减薄存储单元区和外围电路区II的浅沟槽隔离结构；在外围电路区的浮栅和浅沟槽隔离结构上设置第一光刻胶层；第二次自对准湿法刻蚀减薄存储单元区的浅沟槽隔离结构；去除第一光刻胶层。
[0014]进一步地，上述步骤S5的刻蚀采用湿法刻蚀进行实施。
[0015]进一步地，上述湿法刻蚀的刻蚀液包括HF和缓冲溶剂，缓冲溶剂为双氧水或氟化铵。
[0016]进一步地，上述HF和缓冲溶剂的体积比为1:100?1:200。
[0017]进一步地，上述ONO层与开口形成共形台阶覆盖结构。
[0018]进一步地，上述步骤S3包括:在存储单元区和外围电路区的浮栅、浅沟槽隔离结构的表面热生长或沉积形成第一氧化娃层；在第一氧化娃层上沉积形成氮化娃层；在氮化硅层上热生长或沉积形成第二氧化硅层，其中，沉积为化学气相沉积，优选低压化学气相沉积法或等离子体增强化学气相沉积法。
[0019]进一步地，上述步骤S4包括:在存储单元区的ONO层上形成第二光刻胶层；干法刻蚀外围电路区的ONO层和浮栅；去除第二光刻胶层。
[0020]进一步地，上述干法刻蚀为等离子体刻蚀或反应离子刻蚀。
[0021]进一步地，上述干法刻蚀采用选自HBr、Cl2、02、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
[0022]进一步地，上述干法刻蚀中，浮栅中多晶硅与浅沟槽隔离结构中氧化物的蚀刻选择比为20:1?50:1。
[0023]应用本申请的技术方案，在对存储单元区的浅沟槽隔离结构进行刻蚀的同时对外围电路区的浅沟槽隔离结构进行刻蚀减薄，简化了减薄的流程；在后续对外围电路区的ONO层和浮栅进行刻蚀时，会“吃”掉ONO层下方的部分浅沟槽隔离结构，而边缘处的浅沟槽隔离结构在位于浮栅侧壁上的ONO层的保护下没有被“吃”掉，因此，刻蚀去除ONO层和浮栅后浅沟槽隔离结构的两侧高度稍高于中间部分的高度，在进一步刻蚀减薄外围电路的浅沟槽隔离结构时，在两侧没有被“吃”掉的部分的保护下，有效避免了顶部两侧边沟的出现。
【附图说明】
[0024]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0025]图1示出了现有技术中浅沟槽隔离结构的减薄方法的流程示意图；
[0026]图2至图6示出了实施图1所示减薄方法不同步骤的半导体器件的剖面结构示意图；其中，
[0027]图2示出了具有隧穿氧化层、浅沟槽隔离结构和浮栅的半导体器件的剖面结构示意图；
[0028]图3示出了对图2所示的存储单元区的浅沟槽隔离结构进行刻蚀后的半导体器件的剖面结构示意图；
[0029]图4示出了在图3所示的半导体器件上淀积ONO层后的半导体器件的剖面结构示意图；
[0030]图5示出了对图4中外围电路区II的ONO层、浮栅进行刻蚀后的半导体器件的剖面结构示意图；
[0031]图6示出了对图5所示的外围电路区II的浅沟槽隔离结构进行刻蚀后的半导体器件的剖面结构示意图；
[0032]图7示出了本申请一种优选实施方式的浅沟槽隔离结构的减薄方法的流程示意图；
[0033]图8至图13示出了实施图7所示减薄方法不同步骤的半导体器件的剖面结构示意图；其中，
[0034]图8示出了具有隧穿氧化层、浅沟槽隔离结构和浮栅的半导体器件的剖面结构示意图；
[0035]图9示出了对图8所示的存储单元区和外围电路区的浅沟槽隔离结构进行刻蚀减薄后的半导体器件的剖面结构示意图；
[0036]图10示出了对图9所示的存储单元区的浅沟槽隔离结构进行第二次减薄后的半导体器件的剖面结构示意图；
[0037]图11示出了在图10所示的浮栅、浅沟槽隔离结构的表面上形成ONO层后的半导体器件的剖面结构示意图；
[0038]图12示出了对图11所示的ONO层和浮栅进行刻