一种浅沟槽隔离结构及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种具有sigma型或者U型的浅沟槽隔离结构的半导体器件及形成该浅沟槽隔离结构的方法。
【背景技术】
[0002]在半导体制造工艺中，所形成的浅沟槽隔离(STI)结构的性能对于最后形成的半导体器件的电学性能而言至关重要。
[0003]现有的形成如图1所示的浅沟槽隔离结构101的工艺通常包括下述步骤:首先，在半导体衬底100上依次沉积缓冲层和硬掩膜层，缓冲层的材料优选氧化物，硬掩膜层的材料优选氮化硅；图案化硬掩膜层，以在硬掩膜层中形成构成浅沟槽隔离结构101的图案的开口，该过程包括:在硬掩膜层上形成具有浅沟槽隔离结构101的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层直至露出缓冲层，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层为掩膜，在半导体衬底中蚀刻出用于形成浅沟槽隔离结构101的沟槽；在所述沟槽的侧壁和底部形成衬里层101a，其材料为氧化物；在所述沟槽中以及硬掩膜层上沉积隔离材料101b，其通常为氧化物；执行化学机械研磨工艺以研磨隔离材料101b，直至露出硬掩膜层；采用湿法蚀刻去除硬掩膜层和缓冲层。
[0004]随着半导体器件特征尺寸的不断缩减，对于沟道长度小于I微米的MOS器件而言，其存在显著的反转窄宽效应(reverse narrow width effect),即器件的阈值电压随着隔离器件不同有源区的浅沟槽隔离结构的宽度的减小而降低，进而造成器件性能和可靠性的下降。产生上述现象的原因是，采用湿法蚀刻去除硬掩膜层和缓冲层时，部分隔离材料1lb和部分衬里层1la也被同时去除，从而在浅沟槽隔离结构101的顶部拐角处形成凹槽102 ;后续在半导体衬底100上依次形成栅极介电层和栅极材料层(其构成材料包括多晶硅或者其它导电材料)之后，栅极材料层将会填充凹槽102，所述凹槽102中存在的栅极材料层将会诱导栅极介电层产生本地电场效应，进而导致器件的阈值电压的降低以及漏电流的升高。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种浅沟槽隔离结构的制造方法，提供半导体衬底，在所述半导体衬底上依次形成衬垫氧化物层和硬掩膜层；依次蚀刻所述硬掩膜层、所述衬垫氧化物层和所述半导体衬底，以形成第一浅沟槽；继续刻蚀所述第一浅沟槽的侧壁以及底部，以形成第二浅沟槽；刻蚀去除位于所述第二浅沟槽开口顶部附近的部分所述衬垫氧化物层；回刻蚀所述硬掩膜层，以露出位于所述第二浅沟槽开口顶部附近的所述半导体衬底表面；在所述第二浅沟槽的底部以及侧面、露出的所述半导体衬底表面上形成硅外延层，以形成第三浅沟槽。
[0007]优选地，还包括在形成所述硅外延层的同时对所述硅外延层执行原位硼掺杂，所述硅外延层中的所述硼的掺杂浓度为1.0Xe17离子/立方厘米至1.0Xe2°离子/立方厘米。
[0008]优选地，还包括在形成所述第三浅沟槽之后在所述第三浅沟槽中填充隔离材料层的步骤。
[0009]优选地，还包括在所述第三浅沟槽中填充所述隔离材料层之后执行平坦化的步骤。
[0010]优选地，还包括在执行平坦化之后刻蚀去除所述硬掩膜层的步骤。
[0011]优选地，所述第二浅沟槽为Σ型浅沟槽或者U型浅沟槽。
[0012]优选地，所述硅外延层为锗硅层、硅层、碳化硅层或者由锗硅层、硅层和碳化硅层组成的多层结构。
[0013]优选地，所述碳化硅层中的碳掺杂比例为0.01至0.05，所述锗硅层中的锗掺杂比例为0.1至0.5。
[0014]优选地,所述娃外延层的厚度范围为5nm至1nm,所述衬垫氧化物层的厚度范围为100埃至400埃。
[0015]优选地，所述隔离材料层包括氧化物层和高K介电层，所述硬掩膜层的材料为氮化硅。
[0016]优选地，采用干法刻蚀工艺形成所述第一浅沟槽，采用湿法刻蚀去除位于所述第二浅沟槽开口顶部附近的部分所述衬垫氧化物层。
[0017]优选地，还包括在去除所述硬掩膜层之后执行平坦化以形成浅沟槽隔离结构的步骤，所述浅沟槽隔离结构的厚度为0.2um至0.33um。
[0018]本发明还公开了一种半导体器件，所述半导体器件包括采用上述方法制造的浅沟槽隔离结构，所述浅沟槽隔离结构为具有所述硅外延层的Σ型浅沟槽隔离结构或者U型浅沟槽隔离结构。
[0019]根据本发明，可以有效抑制半导体器件特征尺寸的不断缩减所引起的反转窄宽效应，提升浅沟槽隔离结构的隔离性能。
【附图说明】
[0020]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0021]附图中:
[0022]图1为根据现有工艺形成的浅沟槽隔离结构的示意性剖面图；
[0023]图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0024]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0025]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0026]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0027]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0028][示例性实施例]
[0029]下面，参照图2A-图2H和图3来描述根据本发明示例性实施例的方法形成浅沟槽隔离结构的详细步骤。
[0030]参照图2A-图2H，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0031]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0032]接下来，在半导体衬底200上依次形成衬垫氧化物层201和硬掩膜层202。形成衬垫氧化物层201和硬掩膜层202的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。衬垫氧化物层201作为缓冲层可以释放硬掩膜层202和半导体衬底200之间的应力，在本实施例中，衬垫氧化物层201的材料为二氧化硅，厚度为100?400埃。硬掩膜层202的材料优选氮化硅。
[0033]接着，如图2B所示，刻蚀所述硬掩膜层202、所述衬垫氧化物层201和所述半导体衬底200，以形成浅沟槽203，优选地，采用干法刻蚀工艺形成所述浅沟槽203。所述浅沟槽203的结构为矩形。
[0034]在本发明的一实施例中，在硬掩膜层202上形成电介质抗反射涂层(DARC)，其材料为氮氧化硅，可以采用化学气沉积的方法制备电介质抗反射涂层，沉积形成电介质抗反射涂层的目的是为了降低氮化硅层的反射率，在电介质抗反射涂层上形成底部抗反射涂层和图案化的光刻胶层。
[0035]根据图案化的光刻胶依次刻蚀底部抗反射涂层、电介质抗反射涂层、硬掩膜层202、衬垫氧化物层201和半导体衬底200，以形成浅沟槽203。其中，刻蚀气体可以采用基于氯气的气体或者基于溴化氢的气体或者两者的混合气体。采用干法刻蚀工艺，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。刻蚀气体的流量范围可为O?200立方厘米/分钟(sccm),反应室内压力可为5?20毫毫米萊柱(mTorr)。接着,去除图案化的光刻胶、底部抗反射涂层和电介质抗反射涂层，以形成浅沟槽203，所述浅沟槽203为矩形浅沟槽结构。
[0036]接着，如图2C所示，进行湿法刻蚀或者干法刻蚀以在矩形的浅沟槽203的基础上刻蚀形成Sigma形浅沟槽或者U形浅沟槽204。
[0037]示例性地，可以采用干法刻蚀工艺形成U形浅沟槽，例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(02-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀的刻蚀气体的流量范围可为50立方厘米/分钟(sccm)?150立方厘米/分钟(sccm),反应室内压力可为5毫托(mTorr)?20毫托(mTorr)。其中,干法刻蚀的刻蚀气体可以是溴化氢气体、四氟化碳气体或者三氟化氮气体，还可以通入一些添加气体，如氮气、氦气或者氧气等。通过控制刻蚀速率和刻蚀时间来形成U形浅沟槽。U形凹槽204的深度可以根据所希望的深度来确定。“U”形凹槽底部可以基本上平行于衬底表面。“U”形凹槽侧壁可以基本上垂直于衬底表面。
[0038]示例性地，可以刻蚀所述浅沟槽203以形成“Σ ”形凹槽，或者从“U”形浅沟槽的侧壁，对半导体衬底进行具有晶向选择性的湿法刻蚀。具有晶向选择性的湿法刻蚀为本领域所公知，例如在〈111〉晶向上的刻蚀速度可以小于在其他晶向上的刻蚀速度。
[0039]在本发明的一具体实施例中，采用湿法刻蚀“U”形浅沟槽，以形成“Σ”形浅沟槽，该湿法刻蚀将停止在〈111〉晶面和〈11-1〉晶面上，从而形成“Σ”形凹槽，可以采用四甲基氢氧化铵(TMAH)、稀释的氢氟酸(DHF)进行湿法刻蚀。
[0040]接着，如图2D所示，采用湿法刻蚀去除部分的位于Sigma形浅沟槽或者U形浅沟槽204开口顶部附近的部分衬垫氧化物层201，以形成衬垫氧化物层201’。
[0041]示例性地，所述湿法刻蚀对衬垫氧化物层201有较低的刻蚀选择比，对硬掩膜层202和半导体衬底200具有较高的刻蚀选择比。
[0042]其中，进行湿法刻蚀所采用的刻蚀