专利名称：半导体器件及其制造方法
技术领域：
本发明涉及具有电容器的半导体器件及其制造方法。
背景技术：
已知具有铁电物质的FeRAM(铁电随机访问存储器)作为非易失存储器，即使电源关闭也能够存储信息。FeRAM具有通过利用铁电物质的电滞特性存储信息的结构，能够在高速下工作并具有较低的功耗，并且预计其未来的发展是作为频繁重写的非易失存储器。
图1A和1B示出了FeRAM的存储单元的例子的电路图。
图1A示出了两个晶体管T11、T12和两个电容器C11、C12用来存储1位信息的类型(下文中称作2T2C型)的电路图。在2T2C型FeRAM存储单元中，进行互补操作，数据“1”或“0”存储在一个电容器中，而相反的数据存储在另一个电容器中，在确定数据时读出两个电容器C11、C12的极化状态，并根据极化之间的差确定数据。
图1B示出了一个晶体管T0和一个电容器C0用来存储1位信息的类型(下文中称作1T1C型)的电路图。在1T1C型FeRAM存储单元中，数据“1”或“0”存储在一个电容器C0中，并具有产生参考电压的参考电容器C1，以便确定在存储单元中写入的信息是数据“1”或“0”。构成参考电容器C1的一个电极连接到位线BIT。根据电容器C0的电位和参考电容器C1的电位之间的幅度关系确定数据。
当1T1C型存储单元与2T2C型存储单元进行比较时，电容器数量少的1T1C型存储单元的面积可以减小。
常规存储单元的结构的例子介绍如下。
图2是除了2T2C型存储单元的平面图，图3示出了沿I-I线的剖面图。注意，在图中省略了在半导体衬底上的层间绝缘膜。
在图2和3中，在半导体衬底101的表面层上形成彼此垂直和水平间隔开的被元件隔离层102围绕的多个有源区(阱)103。在每个有源区103上，通过栅极绝缘膜104形成组成在Y方向延伸的字线WL的两个栅电极105。字线WL在元件隔离绝缘膜102上延伸。在每个有源区103中，在两个栅电极105的两侧的有源区103中形成第一到第三杂质扩散区107a、107b、107c。
一个栅电极105和在其两侧的杂质扩散区107a、107b构成MOS晶体管T0，另一个栅电极105和在其两侧的杂质扩散区107b、107c构成另一个MOS晶体管T0。换句话说，在每个有源区103上形成两个晶体管T0。绝缘覆盖膜108覆盖晶体管T0和元件隔离绝缘膜102，在绝缘覆盖膜108上形成第一层间绝缘膜109。
在第一层间绝缘膜109上形成条形的多个电容器下电极111，并以一定间隔在X方向覆盖元件隔离绝缘膜109，在电容器下电极111上形成与电极111形状基本相同的多个铁电膜112，在铁电膜112上形成在Y方向中呈直线的多个电容器上电极113。一个电容器上电极113、铁电膜112和位于电极113下面的电容器下电极111构成电容器C。
此外，在电容器C和第一层间绝缘膜109上形成第二层间绝缘膜114。然后，在第一和第二层间绝缘膜109、114和绝缘覆盖膜108中对应于有源区103中的杂质扩散区107a、107b、107c上方的区域中形成第一到第三接触孔114a、114b、114c。分别在第一到第三接触孔114a、114b、114c中形成第一到第三导电柱塞115a、115b、115c。此外，在第二层间绝缘膜114中对应于电容器上电极113的区域中形成第四接触孔114d，并且在接触孔中形成第四导电柱塞115d。
在第二层间绝缘膜114上形成用于将第一导电柱塞114a连接到相邻的第四导电柱塞115d的第一金属布线116a。此外，在第二层间绝缘膜114上形成用于将第三导电柱塞114c连接到相邻的第四导电柱塞115d的第二金属布线116c。由此，在各电容器下电极111上的一行中形成的多个电容器上电极113一个接一个地连接到晶体管T0。
在第二导电柱塞115b和围绕它的第二层间绝缘膜114上形成金属焊盘116b。金属焊盘116b经过第三层间绝缘膜(未示出)连接到要形成在焊盘上方的位线117。位线117沿与个字线WL和电容器的下电极111交叉的方向延伸。
顺便提及，1T1C型存储单元也具有图2和3中所示的存储单元的改进结构，此外，除存储单元区以外，需要形成参考电容器的区域，如下面的专利文件1所示。
(专利文件1)日本专利特许公开No.2002-270788(公开号US-200200130345-A1)(图8)同时，如图4A所示，电容器的下电极111的一端具有电连接到外围电路的接触区120。然后，离接触区120最近的电容器用做虚拟电容器Cd，因为它容易退化。
电容器退化的原因之一是在最靠近接触区120的上电极113的端部膜的厚度逐渐减小，导致电容器的特性不稳定。
在多个电容器下电极111的每一个中形成容易出现这种退化的虚拟电容器Cd。这成为在存储单元区中的有效电容器C的集成度降低的原因。
发明内容
本发明的一个目的是提供一种能够增加用于在存储单元区中存储数据的电容器的集成度的半导体器件及其制造方法。
根据本发明的一个方案，提供一种半导体器件，包括在半导体衬底上形成的第一绝缘膜；在第一绝缘膜上形成的两个或更多电容器下电极，从而在垂直方向延伸，并且通过具有接触区的导电连接部分在水平方向各自的一端彼此连接；在接触区和在导电连接部分上的电容器下电极之间形成的，并且形成在电容器下电极上的介质膜；在电容器下电极上的介质膜上形成的，并且在垂直方向至少在一条直线上的电容器上电极；以及在导电连接部分上的介质膜上与电容器上电极在同一层中形成的，并且与离导电连接部分最近的电容器上电极隔开的上导电图形。
根据本发明的另一个方案，提供一种半导体器件的制造方法，包括以下步骤在半导体衬底上形成第一绝缘膜；在第一绝缘膜上依次形成第一导电膜、介质膜和第二导电膜；在第二导电膜上涂覆抗蚀剂；构图涂覆的抗蚀剂，在垂直方向以一定间隔在至少一条直线中的板线区中形成具有电容器上电极的平面形状的第一抗蚀剂图形；构图抗蚀剂形成第二抗蚀剂图形，第二抗蚀剂图形在垂直方向与在连接到板线区的边缘的连接区中的最近的第一抗蚀剂图形以一定的间隔相邻，并在连接区的接触区中具有开口；通过使用第一和第二抗蚀剂图形作为掩模蚀刻第二导电膜形成由在第一抗蚀剂图形下面的第二导电膜构成的电容器上电极，同时形成由要在接触区开口的第二导电膜构成的在第二抗蚀剂图形下面的上导电图形；去除第一和第二抗蚀剂图形；构图介质膜，至少留下在电容器上电极和上导电图形下面的介质膜；构图第一导电膜，在整个板线区形成成为电容器下电极的板线；以及构图第一导电膜，形成在水平方向比板线更宽并连接到板线一端的导电连接部分，并且从上导电图形和介质膜中露出接触区。
根据本发明，器件具有通过介质膜在成为电容器下电极的板线上形成的电容器上电极；连接到板线的一端并具有接触区的导电连接部分；以及在导电连接部分上的介质膜上的接触区和板线边缘之间的区域中形成的上导电图形，与电容器上电极在同一层中。
因此，因为靠近电容器离板线的一端最近的上电极的一端形成上导电图形，所以在板线及其外围上的电容器的上电极基本上不会成为最外侧的导电图形。因此，在离板线的一端最近的电容器的上电极的一端和另一端的膜厚度的分布变得基本相同，并且膜的厚度在两个端部不会逐渐变化。这使得具有电容器上电极的电容器的电特性稳定。
当通过使用掩模对导电膜进行蚀刻以同时形成多个电容器上电极和上导体图形时，抑制对最靠近板线区的一端形成的电容器上电极过量提供蚀刻气体。此外，在用作形成电容器上电极的掩模的第一抗蚀剂图形的附近形成用作形成上导电图形的掩模的第二抗蚀剂图形，从而在曝光形成第一抗蚀剂图形期间得到曝光的邻近效应。由此，产生对靠近第二抗蚀剂图形的第一抗蚀剂图形的区域曝光的稳定性。
如上所述，能够最靠近板线的一端构成电容器的上电极作为实际工作的电容器，并改善在板线区中形成的实际工作的电容器的集成度。
并且，在用于电连接布线到板线的导电连接部分上形成靠近电容器上电极的上导电图形，此外，在除导电连接部分的布线接触区以外的区域上形成上导电图形。因此，上导电图形不影响在板线上的电容器的集成度的改善。
同时，在存储单元区中的电容器上形成绝缘膜中，上导电图形防止所提供的用于生长绝缘膜的还原气体等到电容器侧。因此，能够抑制电容器特性的退化。具体的，当所形成的上导电图形的宽度大于电容器上电极的宽度时，抑制更加有效。此外，在对构成电容器上电极的导电膜、电容器介质膜或覆盖电容器的绝缘膜进行蚀刻以暴露出导电连接部分的接触区的工艺中，上导电图形防止有害气体通过接触区进入电容器的上电极。这防止了实际工作电容器的退化。
而且，因为设置连接到连接两个或多个板线的导电连接部分的接触区的布线从而跨过导电连接部分，所以不影响到电容器上电极的布线连接。
图1A和1B是在FeRAM中的存储单元的电路图；图2是在常规FeRAM中的存储单元的平面图；图3是在常规FeRAM中的存储单元的剖面图；图4A和4B分别是显示在常规FeRAM中的存储单元的电容器的平面图和局部剖面图；图5A到5G示出了根据本发明的实施例的半导体器件的形成过程的剖面图；图6A到6G示出了根据本发明的实施例的半导体器件的形成过程的剖面图；图7示出了根据本发明的实施例的半导体器件的电容器的剖面图；图8A和8B示出了根据本发明的实施例的半导体器件的形成过程的第二剖面图；图9A和9B示出了根据本发明的实施例的半导体器件的形成过程的第三剖面图；图10示出了根据本发明的实施例的半导体器件的连接区的剖面图；
图11A和11B分别示出了根据比较例1的存储单元的电容器的平面图和局部剖面图；图12示出了在根据本发明的实施例的半导体器件的存储单元中的电容器和数据布线之间的排列关系；图13示出了在根据比较例1的存储单元中的电容器和数据布线之间的排列关系；图14示出了根据比较例2的存储单元的电容器的平面图；图15示出了在根据本发明的实施例的半导体器件中的存储单元的两个板线的端部彼此相对的情况的平面图；图16示出了根据本发明的实施例的半导体器件的存储单元的另一个例子的平面图；以及图17示出了在根据本发明的实施例的半导体器件中的具有虚拟电容器的存储单元的平面图。
具体实施例方式
图5A到5G示出了根据本发明的实施例的半导体器件的形成过程的剖面图，图6A到6G示出了在根据本发明的实施例的半导体器件中的1T1C型存储单元的形成过程的第一剖面图，图7示出了根据本发明的实施例的半导体器件的参考电容器的上电极的剖面图，图8A和8B示出了根据本发明的实施例的半导体器件的形成过程的第二剖面图，图9A和9B示出了根据本发明的实施例的半导体器件的形成过程的第三剖面图。
注意，图6A到6G是沿图5的III-III线的工艺视图的剖面图，图8A是沿IV-IV线的视图区域放大的工艺的剖面图，图9A是沿V-V线的视图区域放大的工艺的剖面图。
下面将介绍形成图5A、6A、8A和9A所示结构的工艺。
首先，通过LOCOS(硅的局部氧化)方法在p型硅(半导体)衬底1的表面上形成元件隔离绝缘膜2。在围绕硅衬底1的多个有源区(晶体管形成区)3的区域中形成元件隔离绝缘膜2。
有源区3的平面形状大致为矩形，它们的长边方向沿与字线(稍后介绍)垂直的方向排列。此外，多个有源区3沿板线区A的纵向以一定间隔排列在多个板线区A的两侧，即，图中的Y方向(垂直方向)。注意，在之间夹有形成有多个有源区的区域的板线区A之间保持大约2到3微米的间隔。
随后，对硅衬底1的表面进行热氧化，以在有源区3上形成在图8A中作为栅极绝缘膜4的二氧化硅膜。
接着，在元件隔离绝缘膜2和栅极绝缘膜4上形成非晶或多晶硅膜，并且在硅膜上进一步形成硅化钨膜。然后，通过光刻方法构图硅膜和硅化钨膜，以在有源区3上形成栅电极5a、5b。在每个有源区3上以一定间隔彼此完全平行的形成两个栅电极5a、5b，并且栅电极5a、5b在元件隔离绝缘膜2上延伸成为字线WL。所形成的字线WL沿与板线区A的纵向交叉的方向延伸。
接着，n型杂质离子注入到在栅电极5a、5b两侧的有源区3中，形成成为n型MOS晶体管T1、T2的源极/漏极的第一到第三n型杂质扩散区7a、7b、7c。位于有源区3的中间的第二杂质扩散区7b电连接到位线，位于有源区3的两侧的第一和第三杂质扩散区7a、7c电连接到电容器的上电极(稍后介绍)。
然后，在硅衬底1、元件隔离绝缘膜2和栅电极5a、5b上形成绝缘膜。回蚀绝缘膜，在栅电极5a到5c的侧面上留下侧壁绝缘膜6，如图8A所示。例如，通过CVD方法形成二氧化硅(SiO2)作为绝缘膜。
随后，用在有源区3上的栅电极5a、5b和侧壁绝缘膜6作为掩模，n型杂质再次离子注入到有源区3中，由此，n型杂质扩散区7a到7c转换为LDD(轻掺杂漏极)结构。
该结构导致具有第一和第二n型杂质扩散区7a和7b以及栅电极5a的第一n型MOS晶体管T1和具有第二和第三n型杂质扩散区7b和7c以及栅电极5b的第二n型MOS晶体管T2的形成。MOS晶体管T1、T2作为电连接和断开电容器(稍后介绍)和位线的开关有源元件。
然后，在硅衬底1上通过等离子体CVD方法形成覆盖n型MOS晶体管T1、T2的绝缘覆盖膜10。例如，形成硅的氮氧化物膜作为覆盖膜10。
接着，在覆盖膜10上通过使用TEOS(原硅酸四乙酯)的等离子体CVD方法形成大约1.0微米厚的氧化硅膜，并且氧化硅膜用作第一层间绝缘膜11。
随后，作为第一层间绝缘膜11的硬化工艺，在常压下的氮气氛中，在大约700℃的温度下对第一层间绝缘膜11进行热处理30分钟。然后，通过CMP(化学机械抛光)方法平面化第一层间绝缘膜11的上表面。
注意，在图5A中省略了在元件隔离绝缘膜2上形成的绝缘膜。
下面介绍形成图5B和6B中所示结构的工艺。
首先，在第一层间绝缘膜11上依次形成钛(Ti)膜和铂(Pt)膜作为第一导电膜12。通过DC溅射方法形成Ti膜和Pt膜，并且Ti膜和Pt膜的厚度分别为大约10到30nm和100到300nm。注意，可以形成至少含有贵金属和贵金属氧化物(例如，铱、钌、钌的氧化物和铱的氧化物)中的一种的导电膜作为第一导电膜12。
在第一导电膜12上通过RF溅射方法形成厚度为100到300nm的锆钛酸铅(PZTPb(Zr1-xTix)O3)膜，作为铁电层13。存在MOD(金属有机淀积)方法、MOCVD(金属有机CVD)方法、溶胶-凝胶方法等作为铁电层13的形成方法。此外，作为除PZT之外的铁电层13的材料，可以采用其它PZT系列的材料，例如，PLCSZT和PLZT，Bi层结构复合物，例如，SrBi2Ta2O9(SBT，Y1)和SrBi2(Ta，Nb)2O9(SBTN，YZ)，或者其它金属氧化物铁电物质。
此外，作为构成铁电膜13的PZT膜的结晶化工艺，在650到850℃的温度条件下在氧气氛中进行30到120秒的RTA(快速热退火)。例如，在700℃的温度下进行60秒的退火。
然后，在铁电膜13上通过溅射方法形成厚度为100到300nm的铱的氧化物(IrO2)膜，作为第二导电膜14。注意，铂或锶钌氧化物(SRO)可以用作第二导电膜14。
随后，在第二导电膜14上涂覆抗蚀剂15。
接着，如图5C和6C所示，对抗蚀剂15进行曝光和显影，形成第一上电极15a的抗蚀剂图形、第二上电极15b的抗蚀剂图形和虚拟抗蚀剂图形15c。
第一上电极的抗蚀剂图形15a具有用于存储信息的存储单元电容器的上电极的平面形状，并且在每个板线区A中它们彼此以一定的间隔在Y方向的两行中形成，并且对应于多个板线区A形成多组两行。
此外，第二上电极的抗蚀剂图形15b具有参考电容器的上电极的平面形状，并且在各板线区A中和靠近各板线区A的一端的区域中形成。并且它们在抗蚀剂图形15a的各行的最靠后的位置形成，并且与图形15a具有一定间隔。
在连接图5A所示的多个板线区A的一端的连接部分B中，在Y方向靠近第二上电极的抗蚀剂图形15b形成虚拟抗蚀剂图形15c。连接区(耦合区)B呈条形沿与板线区A的纵向交叉的X方向(水平方向)延伸。虚拟抗蚀剂图形15c扩展到连接两个彼此在Y方向相邻的连接区B的部件的桥接区D。在Y方向连接的两个连接区B和其间的桥接区D的长度大约为5微米。
构成第一上电极的抗蚀剂图形15a、第二上电极的抗蚀剂图形15b和虚拟抗蚀剂图形15c的相邻的图形之间的间隔大约为0.1到0.4微米。具体地，第一和第二上电极的抗蚀剂图形15a、15b之间的间隔与第二上电极的抗蚀剂图形15b和虚拟抗蚀剂图形15c之间的间隔相同。
此外，在连接区B和在Y方向进一步形成抗蚀剂图形15b的区域中提供由虚拟抗蚀剂图形15c围绕的接触区C。
接着，蚀刻第二导电膜14，而掩模由第一上电极的抗蚀剂图形15a、第二上电极的抗蚀剂图形15b和虚拟抗蚀剂图形15c构成。
例如，由感应耦合等离子体蚀刻设备进行蚀刻。蚀刻条件为氯(Cl2)气和氩(Ar)气以分别以20ml/分钟和30ml/分钟引入蚀刻气氛、蚀刻气氛的真空度为0.7Pa、在蚀刻气氛中安装硅衬底1的晶片态的温度设为25℃并且源功率和偏置功率分别为1400W和800W。注意，源功率是加在感应耦合等离子体蚀刻设备的天线线圈上的来自电源的13.56MHz的高频功率。此外，偏置功率是加在晶片台上的来自电源的400KHz的高频功率。
因此，留下构图的第二导电膜14作为第一上电极的抗蚀剂图形15a下的第一上电极14a、第二上电极的抗蚀剂图形15b下的第二上电极14b和虚拟抗蚀剂图形15c下的虚拟导电图形14c。第一上电极14a、第二上电极14b和虚拟导电图形14c彼此分离。
第一上电极14a具有在X方向大约1.2微米宽和在Y方向大约1.8微米长的面积。此外，第二上电极14b具有在X方向大约1.2微米宽和在Y方向大约2.7微米长的面积。
虚拟导电图形14c在两个连接区B的接触区C中具有开口14d，并在连接区B中间的桥接区D中具有桥接部分14e。注意，图5D和6D示出了去除第一上电极的抗蚀剂图形15a、第二上电极的抗蚀剂图形15b和虚拟抗蚀剂图形15c之后的情况。
在上述条件下形成的第二上电极14b在Y方向的两端从中心看具有基本对称的形状，如图7的剖面图所示。换句话说，在一个端部的膜厚度的分布基本与另一端的相同，因此在两个端部中的任一个中膜的厚度不会逐渐改变。
然后，如图5E和6E所示，通过使用抗蚀剂图形(未示出)蚀刻铁电膜13，并整体地留在板线区A、连接区B和桥接区D中。因此，铁电膜13在第一上电极14a、第二上电极14b和虚拟导电图形14c的下面以及这些区域之间成为连续的图形。此时，在虚拟导电图形14c的开口14d的区域中蚀刻铁电膜13，从而形成在接触区C中暴露出第一导电膜12的一部分的开口13d。
注意，铁电膜13的蚀刻条件例如与第二导电膜14的蚀刻条件相同。
随后，如图5F和6F所示，通过使用抗蚀剂图形(未示出)蚀刻第一导电膜12，并且第一导电膜12继续留在板线区A、连接区B和桥接区D中。
结果，留在板线区A中的第一导电膜12成为在X方向宽度为2.6微米的板线12a。作为电容器的下电极。此外，留在连接区B中的第一导电膜12成为在X方向连接多个板线12a的一端的导电板线连接部分12b。围绕从铁电膜13的开口13d露出的接触区形成板线连接部分12b和其中具有桥接部分12d的桥接区D。注意，第一导电膜12的蚀刻条件例如与第二导电膜14的蚀刻条件相同。
一个存储单元的电容器Q由如上所述形成的第一上电极中的一个以及其下面的铁电膜13和板线12a构成。换句话说，在板线区A中提供具有与第一上电极14a相同数量的存储单元的电容器Q。
此外，参考电容器Qr由最靠近板线12a的一端的第二上电极14b以及其下面的铁电膜13和板线12a构成。
接着，介绍形成图5G、6G、8B和9B所示结构的工艺。在板线12a、板线连接部分12b、铁电膜13、上电极14a、14b以及第一层间绝缘膜11上形成大约20nm厚的例如氧化铝，作为电容器保护绝缘膜17。注意，可以采用PZT、氮化硅膜、氮氧化硅膜或其他还原-保护绝缘膜代替氧化铝。
此外，在电容器保护绝缘膜17上形成大约1微米厚的氧化硅膜，作为第二层间绝缘膜18。通过采用TEOS、氦和氧的气体混合物的CVD方法形成二氧化硅膜。
随后，通过CMP方法平面化第二层间绝缘膜18的上表面。在本例中，在平面化之后，第二层间绝缘膜18的剩余膜厚度与在电容器Q上的电容器保护绝缘膜17的膜厚度总共为大约300nm。
然后，通过使用光刻对第二层间绝缘膜18、电容器保护绝缘膜17、第一层间绝缘膜11以及覆盖膜10进行构图。由此，在第一和第三n型掺杂扩散区7a、7c上形成第一接触孔18a，并且同时在第二n型掺杂扩散区上形成第二接触孔18b。
此外，通过溅射方法在第二层间绝缘膜18上以及第一接触孔18a和第二接触孔18b内部依次形成厚度20nm的钛(Ti)膜和厚度50nm的氮化钛(TiN)膜，而且，通过CVD方法在TiN膜上形成钨(W)膜。考虑W膜的厚度能够用膜完全填满电容器接触孔18a的内部和位线接触孔18b的内部。
然后，通过CMP方法抛光Ti膜、TiN膜和W膜，从第二层间绝缘膜18的上表面去除它们。因此，留在第一接触孔18a中的Ti膜、TiN膜和W膜用作电连接到电容器Q或参考电容器Qr的第一导电柱塞19a，并且留在第二接触孔18b中的Ti膜、TiN膜和W膜用作电连接到位线的第二导电柱塞19b。
随后，在第二层间绝缘膜18以及第一和第二导电柱塞19a、19b上形成作为防止氧化膜(未示出)的SiON膜。然后，对防止氧化膜、第二层间绝缘膜18和电容器保护绝缘膜17进行构图。从而在第一上电极14a和第二上电极14b上形成用于接触上电极的各个孔18c、18d。同时，在第二层间绝缘膜18中形成穿过铁电膜13和虚拟导电图形14c的开口13d、14d用于引出下电极的孔18e，并在虚拟导电图形14c上的第二层间绝缘膜18中形成用于引出虚拟图形的孔18f。
然后，对在形成孔18c、18d、18e、18f期间受到损坏的电容器Q、Qr进行退火。从而恢复电容器Q、Qr的膜的质量。例如，在氧气氛中在550℃的衬底温度下进行60分钟的退火。
在通过回蚀去除防止氧化膜之后，在第二层间绝缘膜18上、在第一和第二导电柱塞19a、19b以及孔18c、18d、18e、18f内部形成金属膜，然后，通过光刻方法构图金属膜。对于金属膜，通过溅射方法形成多层结构的导电膜。多层结构的导电膜由厚度150nm的TiN膜、厚度5nm的Ti膜、厚度500nm的Al-Cu膜、厚度50nm的TiN膜以及厚度20nm的Ti膜按此顺序构成。
然后，对金属膜进行构图，形成第一布线20和第二布线21，通过第一布线20，第一上电极14a和第一导电柱塞19a在水平方向通过孔18c一个接一个地电连接，通过第二布线21，第二上电极14b和另一个第一导电柱塞19a在水平方向通过孔18d一个接一个地电连接。此外，对金属膜进行构图，在第二导电柱塞19b上形成岛形导电焊盘22。
此外，对金属膜进行构图，在板线连接部分12b上形成沿X方向延伸的数据布线23。数据布线23在Y方向具有大约0.8微米的宽度。并且通过用于引出下电极的孔18e和用于引出虚拟图形的孔18f电连接到板线12b和虚拟导电图形12c，并连接到外围电路(未示出)，如图10所示。
对于该结构，第一n型杂质扩散区7a通过布线20和第一导电柱塞19a电连接到存储单元的电容器Q的上电极14a。此外，靠近板线区A的端部的第三n型杂质扩散区7c通过第二布线21和第一导电柱塞19a电连接到参考电容器Qr的上电极14b。另一个第三n型杂质扩散区7c通过另一个布线20和第一导电柱塞19a电连接到另一个存储单元的电容器Q的上电极14a。
板线连接部分12b和虚拟导电图形14c通过数据布线23彼此电连接，并且处于相同的电位。因此，数据布线23的连接防止由板线连接部分12b、虚拟导电图形14c以及在它们之间的铁电膜13形成的电容器的出现。
随后，虽然未示出，但是形成覆盖第一布线20、第二布线21、导电焊盘22、数据布线23等的第三层间绝缘膜(未示出)。此外，在第三层间绝缘膜上形成连接到导电焊盘和其它布线(未示出)的位线。这里省略这些介绍。
在上述实施例中，在第二导电膜14上的第二上电极的抗蚀剂图形15b和虚拟抗蚀剂图形15c之间的间隔设置为基本上与第一和第二上电极15a、15b的抗蚀剂图形之间的间隔相同。具体地，围绕第二上电极的抗蚀剂图形15b的两端的图形密度高。因此，在第二上电极14b的两端得到通过使用第二上电极的抗蚀剂图形15b作为掩模对第二导电膜14进行蚀刻形成的几乎对称的形状，由此，围绕两端的膜厚度的分布基本是相同的。换句话说，两个端部中的任一个的膜厚度没有逐渐变化。
因此，不需要在板线区A中形成虚拟电容器，由此板线区A的面积可以缩小。这可以导致在板线区A中关于有效电容器Q、Qr的集成度的改善。
此外，在板线区A中形成多个上电极14a、14b，并且在连接到板线区A的连接区B中同时形成虚拟导电图形14c。连接区B是多个数据布线23通过的区域，电连接数据布线23和板线12a的区域，还是没有形成电容器的区域。因此，即使在连接区B中形成虚拟导电图形14c，也不会影响存储单元中的电容器的集成度。
因此，最好在板线连接部分12b上的虚拟导电图形14c的宽度(在Y方向)等于或小于数据布线23的宽度(在Y方向)。此外，因为虚拟导电图形14c不与图形下面的铁电膜13和板线连接部分12b一起构成电容器，所以不会对存储单元的工作产生不利的影响。
同时，如果通过仅使用第一和第二上电极的抗蚀剂图形(15a、15b(15c))作为掩模对第二导电膜14进行蚀刻，而不形成图5C中所示的虚拟抗蚀剂图形15c，然后对铁电膜13和第一导电膜12进行构图，则会导致在图11A中所示的平面形状的形成。在这种情况下，不会在第二上电极的抗蚀剂图形15b的下面形成的第二上电极14b的两端得到对称的形状，如图11B所示。因此，第二上电极14b的一端的膜厚度在宽的范围内变化，而另一端的厚度在窄的范围内急剧变化。这导致在第二上电极14b的一端的膜厚度的不稳定区展宽，使电容器特性不稳定。
下面的原因被认为是第二上电极14b的图形产生如图11B所示变形的原因。
第一个原因是没有在板线区A的一端上的周围的宽区域上形成与上电极14a、14b在同一层的图形，由此，连接区B落入图形密度中的非致密状态。由此，在板线区A的一端曝光时不能得到邻近效应，从而导致第二上电极的抗蚀剂图形15b的一端的曝光增加。结果，通过显影抗蚀剂15形成的第二上电极的抗蚀剂图形15b局部变形。
第二个原因是当在围绕板线区A的边缘的宽区域上没有形成与上电极14a、14b在同一层的图形时，导致对第二上电极14b的一端的蚀刻气体的供应量增加，侵蚀第二上电极14b的端部。
由于这些原因，板线区A靠近耦合区B的部分不利于正常图形的形成。
另一方面，在第二上电极的抗蚀剂图形15b和在靠近板线区A如图15c所示安排虚拟抗蚀剂图形15c的情况下形成的第二电极14b中，其两端完全不受损坏。这导致在第二上电极14b的两端上的如图7所示的膜厚度的形状变化以及由此产生的膜厚度容易变化的不稳定区在可允许的误差范围内。
此外，也沿在X方向排列的多个板线区A的边缘之间形成为使第二上电极14b的图形正常化而形成的虚拟导电图形14c，并且在X方向的宽度大于第二上电极的抗蚀剂图形15b。因此，在参考电容器Qr的另一侧形成上电极14a、14b之后，虚拟导电图形14c抑制了在工艺中所用的还原气体的渗透。由此，抑制了参考电容器Qr的电特性的退化。
此外，当对第二层间绝缘膜18的一部分进行蚀刻，以形成用于在板线连及部分12b的接触区上引出下电极的孔18e时，虚拟导电图形14c防止蚀刻气体渗透到参考电容器Qr中。由此，参考电容器Qr完全不会被恶化气体削弱电特性。
顺便提及，通过实验已经搞清楚通过采用不在对应于虚拟导电图形14c上的区域的第二层间绝缘膜18中形成孔18f的结构，使靠近图形的参考电容器Qr的电特性恶化。相反，通过实验已经搞清楚可以抑制在虚拟导电图形14c下面的和围绕图形的铁电膜13的膜的质量的恶化，以防止由于采用上述结构导致参考电容器Qr的电特性恶化，上述结构使得在对应于虚拟导电图形14c上的区域的第二层间绝缘膜18中形成孔18f，并且使得数据布线23经由孔18f被连接到虚拟导电图形14c上。此外，实验已经搞清楚当在参考电容器Qr上的孔18d与在虚拟导电图形14c上的孔18f之间的距离大于8微米时，会降低参考电容器Qr的恶化防止功能。
接下来，将介绍板线12a、板线连接部分12b和数据布线23的排列，以及数据存储区的排列。
在图5G中所示的两个板线连接部分12b通过桥接部分12d连接，并且多个板线12a从相反的方向连接到各板线连接部分12b。然后，如图12所示，在板线连接部分12b的一侧以一定的间隔形成三个板线12a，并且在另一侧以一定的间隔形成三个板线12a。因此，两个通过桥接部分12d连接的板线连接部分12b和六个板线12a构成一个数据块。通过使用穿过两个板线连接部分12b之间的虚轴线作为中心，六个板线12a每三个对称排列。
在图12中，以一定间隔在X方向形成第一到第四数据块(31a到31d)。在第一到第四数据块31a到31d中的24个板线12a以一定间隔彼此基本平行地排列。此外，第一到第四数据块31a到31d的板线连接部分12b基本上在纵向中的同一行中。此外，第一到第四数据块(31a到31d)用间隙互相分开。
在第一到第四数据块31a到31d中，第一数据块31a是数据“00”的存储区，第二数据块31b是数据“01”的存储区，第三数据块31c是数据“10”的存储区，第四数据块31d是数据“11”的存储区。
在第一和第二数据块(31a、31b)中，数据布线23在一侧通过第二层间绝缘膜18的孔18e和铁电膜13的开口13d连接到板线连接部分12b的接触区C，如图10所示。相反，用铁电膜13和第二层间绝缘膜18覆盖另一侧上板线连接部分12b的接触区C。
此外，在第三和第四数据块中，用铁电膜13和第二层间绝缘膜18覆盖一侧上板线连接部分12b的接触区C。相反，另一侧上板线连接部分12b的接触区C通过第二层间绝缘膜18的孔18e和图10所示的铁电膜13的开口13d连接到数据布线23。
接下来，介绍第一到第四数据布线23a到23d以及第一到第四数据块之间的连接。
例如，在第二到第四数据块31b到31d中一侧上的板线连接部分12b上的虚拟导电图形14c上，沿X方向，用于传送“00”数据信号的第一数据布线23a线性地穿过，在第一数据块31a和第二数据块31b之间的边界或附近弯曲，并穿过第一数据块31a中第二层间绝缘膜18的孔18e连接到一侧上的板线连接部分12b。第一数据布线23a完全的原因是使第二数据块31b的接触区旁路。
此外，线性地形成传送“01”数据信号的第二数据布线23b，以在第三和第四数据块31c，31d中一侧上的板线连接部分12b上的虚拟导电图形14c的开口14d上穿过，达到第二数据块31b。然后，第二数据布线23b穿过第二数据块31b中第二层间绝缘膜18的孔18e连接到一侧上的板线连接部分12b。第二数据布线23b没有形成在第一数据块31a中，并与以一定的间隔第一数据布线23a平行。
用于传送“11”数据信号的第三数据布线23c通过第四数据块31d中第二层间绝缘膜18的孔18e连接到一侧上的板线连接部分12b。第三数据布线23c没有形成在第一到第三数据块31a到31c。
用于传送“10”数据信号的第四数据布线23d在第四数据块31d中另一侧上的板线连接部分12b上的虚拟导电图形上穿过，并在第三数据块31c和第四数据块31d之间的边界或附近弯曲，以到达第三数据块31c，并通过第三数据块31c中第二层间绝缘膜18的孔18e连接到一侧上的板线连接部分12b。
应该注意第一数据布线23a通过第一数据块31a中第二层间绝缘膜18的孔18e连接到虚拟导电图形14c。类似地，第二数据布线23b连接到第二数据块31b的虚拟导电图形14c，第三数据布线23c连接到第四数据块31d的虚拟导电图形14c，第四数据布线23d连接到第三数据块31c的虚拟导电图形41c。
如上所述，虚拟导电图形14c形成在参考电容器Qr的上电极14b和第二层间绝缘膜18的孔18e之间的区域中。因此，虽然第一和第四数据布线23a，23d需要旁路部分接触区的弯曲部分，但是第一到第四数据布线23a到23d的布局顺序可以与没有形成虚拟导电图形的结构中的布局顺序相同。
例如，在图13中示出不具有虚拟导电图形14c的第一到第四数据块31a到31d的结构。
在图13中，沿X方向第一到第四数据块31a到31d的布局顺序与图12的相反，第一到第四数据布线23a到23d的顺序也相反，第一到第四数据布线23a到23d相互平行并且为线形。然后，第四数据布线23d连接到第二数据块31b中的板线连接部分12b，第三数据布线23c连接到第四数据块31d中的板线连接部分12b，第二数据布线23b连接到第二数据块31b中的板线连接部分12b，第一数据布线23a连接到第一数据块31a中的板线连接部分12b。简而言之，不需要弯曲第一和第三数据布线23a，23c，是由于不存在虚拟导电图形14c。
考虑到图13中所示的参考电容器14b，在板线连接部分12b附近的膜厚度变得不稳定，所以需要在连接部分12b上与参考电容器Qr相邻地形成虚拟电容器Qd，如图14所示。然而，虚拟电容器Qd降低了存储器单元区中实际工作的电容器Q、Qr的集成度。
同时，如图15所示，由于没有连接到板线连接部分12b的板线12a的端部以约0.3微米的间隔面对另一板线12a的端部，最接近端部的电容器Q中上电极14a的膜厚度的不稳定区域在可允许的范围内。
虽然以上介绍的存储单元示出了1T1C类型的结构，但是它同样可以应用于2T2C类型的结构。具体地，如图16所示，相对于板线12a、板线连接部分12b以及它们上面的结构，参考电容器Qr仅没有形成在2T2C类型的存储单元中板线12a上，可以采用以上介绍的1T1C类型存储器单元的相同的结构和形成工艺用于其它结构和形成工艺。由此，不需要在板线12a上形成虚拟电容器，由此提高了存储单元区中有效元件的集成度。应该注意，在图16中，与图5到15中相同的符号用相同的元件表示。
图17示出了在区域的两侧上形成了虚拟电容器的平面图，其中以上介绍的第一到第四数据块31a到31d集中在一起。
在图17中，在第一到第四数据块31a到31d集中在一起的区域的水平方向上，在两侧上以一定的间距相对于板线12a平行地形成虚拟板线12f。虚拟板线12f电连接到在连接两个板线连接部分12b的桥接部分12d上穿过的布线24。
权利要求
1.一种半导体器件，包括在半导体衬底上形成的第一绝缘膜；在所述第一绝缘膜上形成的两个或更多电容器下电极，从而在垂直方向延伸，并且通过具有接触区的导电连接部分在水平方向上彼此连接各自的一端；在所述接触区和在导电连接部分上的所述电容器下电极之间形成、并且形成在所述电容器下电极上的介质膜；在所述电容器下电极上的所述介质膜上形成、并且在所述垂直方向至少在一条直线上的电容器上电极；以及在与所述电容器上电极在同一层中、距离所述导电连接部分最近的所述电容器上电极一定间距、在导电连接部分上的介质膜上形成的上导电图形。
2.根据权利要求1的半导体器件，其中最接近所述导电连接部分排列的所述电容器上电极和所述上导电图形之间的间隔基本上与在所述电容器下电极上的多个所述电容器上电极之间的间隔相同。
3.根据权利要求1的半导体器件，其中多个所述电容器下电极在所述水平方向以一定间隔连接到所述导电连接部分。
4.根据权利要求1的半导体器件，其中所述导电连接部分由与所述电容器下电极相同的材料构成。
5.根据权利要求1的半导体器件，其中在所述第一绝缘膜上形成多个所述导电连接部分，并且所述导电连接部分在所述垂直方向彼此相邻的两个以彼此相对的方向排列。
6.根据权利要求5的半导体器件，其中在所述垂直方向彼此相邻的所述两个导电连接部分在连接所述电容器下电极的一侧的相对侧彼此连接。
7.根据权利要求5的半导体器件，其中所述电容器下电极在连接所述导电连接部分的一侧的相对侧面对另一个电容器下电极的边缘。
8.根据权利要求1的半导体器件，其中在所述水平方向以一定间隔形成多个所述导电连接部分。
9.根据权利要求1的半导体器件，还包括覆盖所述电容器下电极、所述导电连接部分、所述介质膜、所述电容器上电极、所述上导电图形和所述第一绝缘膜的第二绝缘膜；在所述电容器上电极上的所述第二绝缘膜中形成的第一孔；在所述上导电图形上的所述第二绝缘膜中形成的第二孔；在所述导电连接部分的所述接触区上的所述第二绝缘膜中形成的第三孔；在所述第二绝缘膜上形成的第一布线，并通过所述第一孔电连接到所述电容器上电极；以及在所述第二绝缘膜上形成的第二布线，分别通过所述第二和第三孔电连接到所述上导电图形和所述导电连接部分，并在所述导电连接部分上通过。
10.根据权利要求9的半导体器件，其中在所述水平方向以一定间隔形成多个所述导电连接部分，并且电连接到在彼此相邻的所述导电连接部分中的一个导电连接部分中的所述接触区的所述第二布线具有绕过另一个导电连接部分中的所述接触区的弯曲形状。
11.根据权利要求9的半导体器件，还包括具有在所述半导体衬底上形成的杂质扩散区的有源元件；在所述杂质扩散区上的所述第一绝缘膜和所述第二绝缘膜中形成的第四孔；以及在所述第四孔中形成的导电层，并且电连接所述第二布线到所述杂质扩散区。
12.根据权利要求11的半导体器件，还包括电连接到所述有源元件的一部分并在所述电容器下电极下面沿所述水平方向延伸的字线。
13.根据权利要求1的半导体器件，其中在所述电容器下电极上形成的多个所述电容器上电极中，最靠近所述上导电图形的所述电容器上电极与所述介质膜和所述电容器下电极一起构成参考电容器，其余的所述电容器上电极与所述介质膜和所述电容器下电极一起构成存储信息的电容器。
14.一种制造半导体器件的方法，包括以下步骤在半导体衬底上形成第一绝缘膜；在所述第一绝缘膜上依次形成第一导电膜、介质膜和第二导电膜；在所述第二导电膜上涂覆抗蚀剂；构图所述涂覆的抗蚀剂，在垂直方向以一定间隔在至少一行中的板线区中形成具有电容器上电极的平面形状的第一抗蚀剂图形；构图所述抗蚀剂以形成第二抗蚀剂图形，所述第二抗蚀剂图形在连接到板线区的边缘的连接区中在所述垂直方向上以一定的间隔与最近的第一抗蚀剂图形相邻，并在所述连接区的接触区中具有开口；通过使用所述第一和第二抗蚀剂图形作为掩模蚀刻所述第二导电膜，在所述第一抗蚀剂图形下面形成由所述第二导电膜构成的电容器上电极，同时在所述第二抗蚀剂图形下面形成由所述第二导电膜构成并且所述接触区在其上露出的上导电图形；去除所述第一和第二抗蚀剂图形；构图所述介质膜，至少在所述电容器上电极和所述上导电图形下面留下所述介质膜；构图所述第一导电膜，在整个所述板线区形成成为电容器下电极的板线；以及构图所述第一导电膜，形成在水平方向比所述板线更宽并连接到板线一端的导电连接部分，并且从所述上导电图形和所述介质膜中露出所述接触区。
15.根据权利要求14的制造半导体器件的方法，其中所述第二抗蚀剂图形和所述第一抗蚀剂图形之间的间隔与多个所述第一抗蚀剂图形之间的间隔基本相同。
16.根据权利要求14的制造半导体器件的方法，其中形成的所述第二抗蚀剂图形在所述水平方向比所述第一抗蚀剂图形宽。
17.根据权利要求14的制造半导体器件的方法，还包括以下步骤通过在所述水平方向以一定间隔连接到所述导电连接部分中的一个，形成多个所述板线。
18.根据权利要求14的制造半导体器件的方法，还包括以下步骤在所述第一绝缘膜上形成覆盖所述导电连接部分、所述板线、所述介质膜、所述电容器上电极和所述上导电图形的第二绝缘膜；构图所述第二绝缘膜，在所述电容器上电极上的所述第二绝缘膜中形成第一孔，在上导电图形上形成第二孔，在不与所述上导电图形重叠的区域上的所述导电连接部分中形成第三孔；在所述第二绝缘膜上形成通过所述第一孔电连接到所述电容器上电极的第一布线；以及在所述第二绝缘膜上形成第二布线，所述第二布线通过所述第二孔电连接到所述上导电图形，通过所述第三孔电连接到所述导电连接部分，并在所述导电连接部分上通过。
19.根据权利要求14的制造半导体器件的方法，还包括以下步骤在所述第一绝缘膜下面形成在所述半导体衬底中具有杂质扩散区的有源元件；在所述杂质扩散区上的所述第一绝缘膜和所述第二绝缘膜中形成第四孔；以及在所述第四孔中形成电连接所述第一布线和所述杂质扩散区的导电层。
20.根据权利要求14的制造半导体器件的方法，其中在所述板线区中，形成在多个所述电容器上电极中最靠近所述连接区的所述电容器上电极，作为参考电容器的上电极，并且所形成的其余的所述电容器上电极作为用于存储信息的电容器的上电极。
全文摘要
本发明涉及具有电容器的半导体器件。该器件的结构包括通过要成为电容器下电极的板线(12a)上的介质膜(13)形成的电容器上电极(14a、14b)；连接到板线(12a)的一端并具有接触区的导电连接部分(12b)；在导电连接部分(12b)上的介质膜(13)上的接触区和板线(12a)的边缘之间形成的上导电图形(14c)，并且与电容器上电极(14a、14b)在同一层中。
文档编号H01L21/8246GK1551357SQ20041000781
公开日2004年12月1日 申请日期2004年3月2日 优先权日2003年3月3日
发明者西乡薰 申请人:富士通株式会社