专利名称：具有高介电常数栅极介电层的半导体组件及其制造方法
技术领域：
本发明是有关于半导体组件制造方法，且特别是有关于一种具有高介电常数栅极介电层的半导体组件及其制造方法，可避免制作过程中高介电常数材料(high k dielectric)残留，以提供良好的组件结构与电性品质。
背景技术：
金属氧化半导体晶体管(Metal-Oxide-Semiconductor Transistor，于下文中简称为MOS晶体管)是在集成电路技术技术中相当重要的一种基本半导体组件，其由三种主要的组成结构，即金属层(又称栅极导体层；gate conductor)、氧化层(又称栅极介电层；gate dielectric)与半导体(semiconductor)等以组成位在一半导体基底上的栅极晶体管。此外，还包括了两个位在栅极晶体管两旁，且电性与半导体基底相反的半导体区，称为源极(source)与漏极(drain)。目前制作MOS晶体管时，上述金属层多由经掺杂的复晶硅(Polysilicon)与金属共同组成，亦可自金属、金属氧化物、金属氮化物或金属硅化物等材料中选用，而氧化层多采用由热氧化法所形成的二氧化硅材质以作为此栅极介电材料。此外，在栅极的侧壁多以氮化硅(Si3N4)作为绝缘侧壁(spacer)。
虽然上述的晶体管结构长久以来已被广泛的使用，然而随着半导体技术对积集度要求的提高，组件尺寸不断的缩小，若仍使用二氧化硅为栅极介电层便会有诸多不良影响，使组件的限缩受到限制。举例而言，当组件尺寸缩小时，栅极介电层的厚度也必须变小，但是当栅极介电层变薄时，对于某一固定的操作电压，其电场强度就增加了。如此一来，电子就可经由隧穿(tunneling)的方法产生漏电流或是崩溃。
因此，为了使MOS晶体管的技术可以配合组件尺寸缩小化的发展与符合组件积集度的需求，当栅极介电层的厚度更缩减时(例如为1.5nm)，直接穿遂漏电流随着厚度减小而大幅增加因而控制漏电流Ioff，便可采用与二氧化硅材料具有相同有效氧化层厚度(effective oxide thickness，EOT)的高介电常数材料的介电薄膜(例如五氧化二钽(Ta2O5)、BST((Ba，Sr)TiO3)或PZT(Pb(Zrl-xTix)O3等高介电铁电材料族群)以有效减低漏电流Ioff并改善崩溃现象。
然而采用高介电常数材料作为介电层，也有部分问题需要克服，例如高介电常数材料于半导体组件图案化过程(如微影蚀刻程序)后的残留问题，将会影响到后续制程与组件的电性表现(如局部的杂散电容的出现、组件漏电流甚至组件间短路等不期望的情形)。
请参见图1a-图1c，说明目前一般利用高介电常数材料作为栅极介电层的半导体组件制作方法。首先参见图1a，在一半导体基底10上依序形成一高介电常数的介电层12，与一复晶硅层14。接着参见图1b，加光阻并定义出一光阻的栅极图形16后，去除此栅极图形16外的复晶硅与高介电常数的介电层以形成一栅极。再参见图1c，再利用适当溶剂去除此光阻的栅极图案16，以留下一位于半导体基底10上的栅极组件结构。
然而于蚀刻去除高介电常数介电层12时需特别注意，倘若有高介电常数材料残留于如栅极两侧的半导体基底10上表面区域18内，对于后续的半导体制程，易于表面区域18上形成如局部的杂散电容、组件漏电流甚至组件间的短路等情形。因此，要在半导体组件中采用高介电常数的介电材料，必须面对组件制程中于蚀刻高介电常数材料后的高介电常数材料残留问题。
发明内容
有鉴于此，本发明的主要目的就是提供可有效改善高介电常数材料残留问题的一种半导体组件制造方法，并提供了一种使用高介电常数栅极介电层的半导体组件结构。
为达上述目的，本发明所提供的使用高介电常数栅极介电层的半导体组件及其制造方法，藉由蚀刻去除高介电常数介电层时并更进一步蚀刻半导体基底以形成凹处(recess)于半导体基底上，以完全去除半导体基底表面上的高介电常数材料，并形成一座落于一半导体台地上的具有高介电常数栅极介电层的栅极组件。
简言之，本发明的具有高介电常数栅极介电层的半导体组件，其结构包括一半导体台地，位于一平整的半导体基底上；一高介电常数栅极介电层，位于上述半导体台地上；以及一栅极导电层，位于上述高介电常数栅极介电层上。而上述半导体台地与半导体基底交接处可为一圆滑化的边角或一正交化的边角。
除此之外，上述组件结构更包括位于组件两侧的半导体基底内的源极/漏极区，以及连接于此源极/漏极区的淡掺杂源极/漏极区，以构成一具有高介电常数栅极介电层的MOS组件。而位置于此MOS组件两侧的源极/漏极区亦可以一隆起型源极/漏极区(raised source/drain)结构表示。
且为达上述目的，本发明所提供的使用高介电常数栅极介电层的半导体组件其制造方法包括下列步骤形成一高介电常数介电层于一半导体基底上；沉积一导电层于上述高介电常数介电层上；以及定义上述导电层及上述高介电常数介电层，并蚀刻上述半导体基底以形成凹处(recess)，以形成一突出的半导体平台于半导体基底上以及位于半导体平台上的一高介电常数栅极介电层及一栅极导电层。
除此之外，上述制造方法可更包括下列步骤形成一淡掺杂源极/漏极区于上述半导体组件下方的半导体基底中；形成一绝缘侧壁于上述半导体组件的两侧；以及形成一源极/漏极区于此半导体组件的两侧，以构成一具有高介电常数栅极介电层的MOS组件。
由于本发明的制造方法可解决高介电常数材料残留问题，因此在后续的半导体组件结构形成后，可防止因高介电常数材料残留所造成的如杂散电容的出现、半导体组件漏电流甚至组件间的短路情形等不期望的情形发生，如此可提高组件电性表现，以改善组件的可靠度。
图1a～图1c为一系列剖面图，用以说明现有方法制作具有高介电常数栅极介电层的半导体组件及其制造方法。
图2a～图2f为一系列剖面图，用以说明第一实施例中制作具有高介电常数栅极介电层的半导体组件及其制造方法。
图3a～图3f为一系列剖面图，用以说明第二实施例中制作具有高介电常数栅极介电层的半导体组件及其制造方法。
图4a～图4b为本发明的半导体组件利用软件仿真的电性评估结果。
符号说明10、100～半导体基底； 12、102、202～介电层；14～复晶硅层； 104、204～导电层；16、106、206～栅极图案；18～表面区域；100a、100b～半导体台地；108、208～淡掺杂离子植入；110、210～淡掺杂源极/漏极区；112、212～间隔物； 114、214～离子植入；116、216～源极/漏极区；118、218～自对准金属硅化物；120～经掺杂的硅层；
120’、220’～隆起型源极/漏极区。
具体实施例方式
第一实施例本实施例将配合图2a至图2f作一详细叙述如下，首先如图2a所示，其显示本发明的起始步骤，于图2a中，半导体基底100为一半导体材质，如方向为100的P型硅基底或具P井的硅基底(silicon)，锗(germanium)，或砷化镓(gallium-arsenide)材料，而形成方式则有磊晶(expitaxial)或绝缘层上有硅(silicon on insulator；SOI)的半导体基底等，为方便说明，本实施例采用具P井的硅半导体基底100为例。在半导体基底100上以传统的隔离方法，如区域氧化法(LOCOS)或浅沟槽隔离法(STI)定义主动区(active area)后，在半导体基底100上依序形成具高介电常数的介电层102，以及导电层104，上述介电层的厚度介于10～100埃，而导电层的厚度则介于500～2000埃。在本发明中，介电层102是用来取代现有以热氧化法形成的栅氧化层，其介电常数最好大于3.9，适当的材料例如有氧化锆(ZrO2)、氧化铪(HfO2)、五氧化二钽(Ta2O5)、氧化钛(TiO2)、以及氧化铝(Al2O3)等。导电层104是用来作为栅极导电层(gateelectrode)之用，在本发明中，导电层104较佳为由复晶硅、复晶硅锗(poly-SiGe)、金属、金属氧化物、金属氮化物或金属硅化物其中之一选用。接着以传统的微影与蚀刻方式，在图2a内的堆栈结构上形成一光阻的栅极图案106。
请参阅图2b，去除栅极图案106外的导电层104后，将着以干蚀刻法如电浆蚀刻或反应性离子蚀刻法(RIE)的蚀刻程序，选用含CF4或CH2F2的蚀刻气体，沿着栅极图案106蚀刻介电层102，并蚀刻半导体基底100以于其上形成凹处(recess)，以定义出一堆栈栅极。此堆栈栅极包括了一突出的半导体基底部分，在此以一半导体台地100a表示以及依序座落于此半导体台地100a上的一介电层102及一导电层104以作为一高介电常数栅极介电层与一导电栅极层之用。而于去除栅极图案106以外的介电层104的干蚀刻过程中，同时于半导体基底100形成凹处，可避免介电层102材料(为高介电常数材料；high k dieletric)残留于半导体基底100上，以解决因高介电常数材料残留所造成的杂散电容、漏电流或甚至线间短路(line to line short)等影响产品电性表现等问题。值得注意的，由于上述蚀刻程序为一干蚀刻程序，故于其蚀刻半导体基底100过程中所产生半导体平台100a与此半导体基底100间交接处具有一正交化的边角，而此半导体平台100a距此半导体基底100一介于1～30埃的预定高度，且此预定高度较佳地为5～30埃。接着以栅极图案106与栅极为罩幕，以磷为离子源，进行一介于1～75度的斜角度的淡掺杂离子植入108，而此淡掺杂离子植入108具有一较佳地植入角度介于10～35度。
请参阅图2c，接着以适当溶剂去除栅极图案106后，经过一快速热回火程序(未显示)以形成淡掺杂源极/漏极区110于半导体基底100内并延伸至此堆栈栅极下方的半导体台地100a内，作为防止短通道效应(short channel effects；SCE)之用。接着依照沉积-回蚀刻的方式，在此堆栈栅极两侧壁上形成一间隔物112，以作为导电层104的绝缘侧壁，一般为二氧化硅层，其能以四乙氧基硅甲烷(TEOStetra-ethyl-ortho-silicate)为主反应物，并藉低压化学气相沉积(LPCVD)制程产生，此外，间隔物112亦可为氮化硅(Si3N4)层或氮氧化硅层(Oxynitride；SiOxNy)。至此，栅极结构的制作已经告一段落，但为完成整个MOS组件的制作，后续步骤尚包括形成源极/漏极区。
请参照图2d，随后，以磷或砷为离子源，对半导体基底100进行高浓度且深度较深的离子植入114，即浓掺杂，以形成源极/漏极区116于其内，以构成一具有高介电常数栅极介电层的MOS组件。
如图2e所示，当选用复晶硅为导电层104的材质时，可更在导电层104与源极/漏极区116的表面上形成自对准金属硅化物(salicide)118。通常是先利用溅镀沉积的方式形成钛膜，并以一道650～750℃的快速热回火制程(未显示)，使钛金属与源极/漏极区上的硅与栅极上的复晶硅反应，以形成电阻值约60～80μΩcm的C49相硅化钛(TiSi2)。而未参与反应或反应后所剩余的金属钛，则以湿蚀刻的方式加以清除。之后，再以一道较高温度的快速热回火，在700～900℃下将C49相硅化钛转换成电阻值较低(16～20μΩcm)的C54相硅化钛。此外，除了硅化钛之外，亦可形成其它金属硅化物，例如硅化钴(CoSi2)、硅化镍(NiSi)。
除此之外，利用本发明的方法于半导体基底100上形成如图2c内的组件结构，包括了一突出的半导体台地100a以及座落于其上的介电层102及导电层104，以及两侧的间隔物112的淡掺杂源极/漏极区110，可确定于半导体基底100上无高介电常数材料残留，故可接续图2c的制造程序，利用一磊晶成长程序，于700～950℃温度下，选择性于导电层104以与栅极两侧的半导体基底100上磊晶成长一硅层120，并更经由一离子植入程序(未显示)，以磷或砷为离子源，植入于磊晶成长的硅层进行离子植入，并配合一快速热退火制程，以于栅极两侧形成隆起型源极/漏极区120’(raised source/drain)，以及位于栅极上的经掺杂(doped)的硅层120，其结构如图2f所示。而上述隆起型源极/漏极区120’尚包含有位于半导体基底100内的部分。而其隆起于半导体基底100的高度距半导体表面100约50～800埃，以避免半导体基底100上的隆起型源极/漏极区120’与导电层104上的经掺杂的硅层120间产生桥接(bridge)现象而产生短路情形。
第二实施例本实施例将配合图3a至图3f作一详细叙述如下，首先如图3a所示，其显示本发明的起始步骤，于图3a中，半导体基底100为一半导体材质，如方向为100的P型硅基底或具P井的硅基底(silicon)，锗(germanium)，或砷化镓(gallium-arsenide)材料，而形成方式则有磊晶(expitaxial)或绝缘层上有硅(silicon on insulator；SOI)的半导体基底等，为方便说明，本实施例采用具P井的硅半导体基底100为例。在半导体基底100上以传统的隔离方法，如区域氧化法(LOCOS)或浅沟槽隔离法(STI)定义主动区(active area)后，在半导体基底100上依序形成高介电常数的介电层202，以及导电层204，上述介电层的厚度介于10～100埃，而导电层的厚度则介于500～2000埃。在本发明中，介电层202是用来取代现有以热氧化法形成的栅氧化层，其介电常数最好大于3.9，适当的材料例如有氧化锆(ZrO2)、氧化铪(HfO2)、五氧化二钽(Ta2O5)、氧化钛(TiO2)、以及氧化铝(Al2O3)等。导电层204是用来作为栅极导电层之用，在本发明中，导电层204较佳为由复晶硅、复晶硅锗(poly-SiGe)、金属、金属氧化物、金属氮化物或金属硅化物其中之一选用。接着以传统的微影与蚀刻方式，在图3a内的堆栈结构上形成一光阻的栅极图案206。
请参阅图3b，于去除栅极图案206外的导电层204后，利用适当溶剂去除栅极图案206的光阻材料。接着先以干蚀刻法如电浆蚀刻或反应性离子蚀刻法(RIE)的蚀刻程序，选用含CF4或CH2F2的蚀刻气体，蚀刻介电层202后，直到介电层204剩余一10～30埃的厚度，再利用一湿蚀刻法，由硫酸(H2SO4)、硫酸与双氧水(H2O2)的混合物及氢氟酸(HF)中选用适当的湿蚀刻化学品以蚀刻剩余的介电层202，并蚀刻半导体基底200以于其上形成凹处(recess)，以定义出一堆栈栅极组件，其中包括了一突出的半导体基底部分，在此以一半导体台地100b表示以及依序座落于半导体台地100b上的介电层202及导电层204以作为一高介电常数栅极介电层与一导电栅极层之用。而于此两步骤的介电层蚀刻程序中于半导体基底200上形成凹处，可彻底去除因残留于半导体基底100上的介电层202材料(为高介电常数材料；high k dieletric)，以解决因上述残留问题所造成的杂散电容、漏电流或甚至线间短路(line to line short)等影响产品电性表现等问题。值得注意的，由于上述介电层蚀刻程序为一两步骤的蚀刻程序，故于其蚀刻半导体基底200过程中所产生半导体平台100b与此半导体基底100间交接处具有一圆滑化的边角，而此半导体平台100b距此半导体基底100一介于1～200埃的预定高度，此预定高度较佳地为5～50埃。接着以磷为离子源，进行0度角的淡掺杂离子植入208。
请参阅图3c，经过一快速热回火程序(未显示)以形成淡掺杂源极/漏极区210于半导体基底100内并延伸至此堆栈栅极下方的半导体台地100b内，作为防止短通道效应(short channel effects；SCE)之用。接着依照沉积-回蚀刻的方式，在堆栈栅极的两侧壁形成一间隔物212，以作为导电层204的绝缘侧壁，一般为氧化硅层，其能以四乙氧基硅甲烷(TEOStetra-ethyl-ortho-silicate)为主反应物，并藉低压化学气相沉积(LPCVD)制程产生，此外，间隔物212亦可为氮化硅(Si3N4)层或氮氧化硅层(Oxynitride；SiOxNy)。至此，栅极结构的制作已经告一段落，但为完成整个MOS组件的制作，后续步骤尚包括形成源极/漏极区。
请参照图3d，随后，以磷或砷为离子源，对半导体基底100进行高浓度且深度较深的离子植入214，即浓掺杂，以形成源极/漏极区216。
如图3e所示，当选用复晶硅为导电层204的材质时，可更在导电层204与源极/漏极区216的表面上形成自对准金属硅化物(salicide)218。通常是先利用溅镀沉积的方式形成钛膜，并以一道650～750℃的快速热回火制程，使钛金属与源极/漏极区上的硅与栅极上的复晶硅反应，以形成电阻值约60～80μΩcm的C49相硅化钛(TiSi2)。而未参与反应或反应后所剩余的金属钛，则以湿蚀刻的方式加以清除。之后，再以一道较高温度的快速热回火，在700～900℃下将C49相硅化钛转换成电阻值较低(16～20μΩcm)的C54相硅化钛。此外，除了硅化钛之外，亦可形成其它金属硅化物，例如硅化钴(CoSi2)、硅化镍(NiSi)。
除此之外，利用本发明的方法于半导体基底100上形成如图3c内的组件结构，包括了一突出的半导体台地100b以及座落于其上的介电层202及导电层204，以及两侧的间隔物212及淡掺杂源极/漏极区210，可确定于半导体基底100上无高介电常数材料残留，故可接续图3c的制造程序，利用一磊晶成长程序，于700～950℃温度下，选择性于导电层204以与栅极两侧的半导体基底200上磊晶成长一硅层220，并经由一离子植入程序(未显示)，以磷或砷为离子源，植入于磊晶成长的硅层进行离子植入，并配合一快速热退火制程，以于栅极两侧形成隆起型源极/漏极区220’(raised source/drain)，以及位于栅极上的经掺杂(doped)的硅层220。而上述隆起型源极/漏极区220’尚包含有位于半导体基底100内的部分。而其隆起于半导体基底100的高度距半导体基底100表面约为50～800埃，以避免半导体基底100上的隆起型源极/漏极区220’与导电层204上的经掺杂的硅层220间产生桥接(bridge)现象而产生短路情形。
电性评估一图4a为利用计算机软件TSuprem4 & Medici评估如本发明第一实施例中图2d内具有高介电常数栅极介电层结构的MOS组件的Idsat-Ioff电性仿真结果。假设此MOS组件线宽缩减至30nm，且此时的此MOS组件是位于一等尺寸的半导体平台100a上。此半导体平台100a与半导体基底交接处具有正交化的边角，且半导体平台100a距半导体基底100一预定高度时(即为于半导体基底100上凹处(recess)的深度)，观察此MOS组件的Idsat-Ioff的电性表现。如图4a所示，假设Ioff约为100nA/μm时，观察当上述预定高度(即凹处(recess)的深度)分别为25埃(A)、50埃(A)与100埃(A)时的Idsat电流流量，可得知当预定高度较低时(低于50埃左右)其Idsat电流流量表现越好。当此预定高度为100埃时，由于严重的短通道效应(SCE)其Idsat电流流量已较预定高度为25埃时Idsat电流流量减少约53％，较无法提供于此线宽下的MOS组件所需的理想电流流量。
电性评估二图4b为利用计算机软件TSuprem4 & Medici评估如本发明第二实施例中图3d内具有高介电常数栅极介电层结构的MOS组件的Idsat-Ioff电性仿真结果。假设此MOS组件线宽缩减至30nm，且此时的此MOS组件是位于一等尺寸的半导体平台100b上。此半导体平台100b与半导体基底100交接处具有圆滑化的边角，且半导体平台100b距半导体基底100一预定高度(即为于半导体基底100上凹处(recess)的深度)时，观察此MOS组件Idsat-Ioff的电性表现。如图4b所示，假设Ioff约为100nA/μm时，观察当上述预定高度(即凹处(recess)的深度)分别为25埃(A)、50埃(A)与100埃(A)时，可得知预定高度较低其Idsat电流流量表现越好，当此预定高度为100埃时，其Idsat电流流量表现仅较预定高度为25埃减少约6％，受短通道效应(SCE)影响较小。当此半导体平台100b与半导体基底100交接处具有圆滑化的边角时，半导体平台100b距半导体基底100一预定高度可为更高而不至于影响于此线宽下MOS组件的Idsat电流流量表现。
在此，藉由本发明的半导体组件制造方法，于蚀刻去除高介电常数介电层时并更进一步蚀刻半导体基底以形成凹处(recess)于半导体基底上，可完全去除半导体基底表面上的高介电常数材料，并形成一座落于一半导体台地上的具有高介电常数栅极介电层的半导体组件。本发明可解决高介电常数材料于半导体组件图案化过程(如微影蚀刻程序)后的残留问题，具有改善现有技术中因高介电常数材料残留对于后续制程与组件如局部的杂散电容的出现、组件漏电流甚至组件间短路等不期望的电性表现的功效。
且经由比较上述两电性评估结果，藉以评估利用本发明的半导体组件制造方法以解决高介电常数材料残留问题所形成的具有高介电常数栅极介电层MOS组件。当其所在的半导体平台与半导体基底交接处为一圆滑化边角时，此MOS组件所座落的半导体平台可距半导体基底一较高的预定高度。于相同组件线宽下，其受短通道效应(SCE)影响较小，其组件的Idsat电流流量表现为较大。而当其所在的半导体平台与半导体基底交接处为一正交化边角时，此MOS组件所座落的半导体平台仅可距半导体基底一较低的预定高度(约少于50埃)，以避免严重的短通道效应(SCE)产生，进而提供此MOS组件一正常的操作。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种具有高介电常数栅极介电层的半导体组件，包括一半导体台地，位于一平整的半导体基底上；一高介电常数栅极介电层，位于该半导体台地上；以及一栅极导电层，位于该高介电常数栅极介电层上。
2.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中该半导体台地与该半导体基底交接处具有一圆滑化的边角。
3.根据权利要求2所述的具有高介电常数栅极介电层的半导体组件，其中该半导体台地距该半导体基底一介于1～200埃的预定高度。
4.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中该半导体台地与该半导体基底交接处具有一正交化的边角。
5.根据权利要求4所述的具有高介电常数栅极介电层的半导体组件，其中该半导体台地距该半导体基底一介于1～30埃的预定高度。
6.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中更包括位于该半导体组件两侧的该半导体基底内的源极/漏极区，以构成一具有高介电常数栅极介电层的MOS组件。
7.根据权利要求6所述的具有高介电常数栅极介电层的半导体组件，其中位于该MOS组件两侧的该源极/漏极区间的半导体基底及半导体台地内更包括一连接于该源极/漏极区的淡掺杂源极/漏极区。
8.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中更包括位于该半导体组件两侧的该半导体基底内以及位于该MOS组件两侧的隆起型源极/漏极区，以构成一具有高介电常数栅极介电层的MOS组件。
9.根据权利要求8所述的具有高介电常数栅极介电层的半导体组件，其中位于该MOS组件两侧的该源极/漏极区间的半导体基底及半导体台地内更包括一连接于该隆起型源极/漏极区的淡掺杂源极/漏极区。
10.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中该高介电常数栅极介电层材质为介电常数大于3.9的介电材料。
11.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中该栅极导电层是由复晶硅、复晶硅锗、金属、金属氧化物、金属氮化物或金属硅化物中选用。
12.根据权利要求1所述的具有高介电常数栅极介电层的半导体组件，其中该半导体基底为一绝缘层上有硅的半导体基底。
13.一种具有高介电常数栅极介电层的半导体组件的制造方法，包括下列步骤形成一高介电常数介电层于一半导体基底上；沉积一导电层于该高介电常数介电层上；以及定义该导电层及该高介电常数介电层，并蚀刻该半导体基底以形成凹处，以形成一突出的半导体平台于该半导体基底上以及位于该半导体平台上的一高介电常数栅极介电层及一栅极导电层。
14.根据权利要求13所述的具有高介电常数栅极介电层的半导体组件的制造方法，其中定义该高介电常数介电层并蚀刻该半导体基底以形成凹处是利用干蚀刻法的单一程序以形成该半导体台地与该半导体基底交接处的正交化边角。
15.根据权利要求13所述的具有高介电常数栅极介电层的半导体组件的制造方法，其中定义该高介电常数介电层并蚀刻该半导体基底以形成凹处是利用干蚀刻法及湿蚀刻法的两步骤程序以形成该半导体台地与该半导体基底交接处的圆滑化边角。
16.根据权利要求13所述的具有高介电常数栅极介电层的半导体组件的制造方法，更包括下列步骤形成一淡掺杂源极/漏极区于该半导体组件下方的半导体基底中；形成一绝缘侧壁于该半导体组件的两侧；以及形成一源极/漏极区于此半导体组件的两侧，以构成一具有高介电常数栅极介电层的MOS组件。
17.根据权利要求16所述的具有高介电常数栅极介电层的半导体组件的制造方法，其中形成该淡掺杂源极/漏极区的方法为一植入角度介于1～75度的斜角度离子植入。
18.根据权利要求13所述的具有高介电常数栅极介电层的半导体组件的制造方法，更包括下列步骤形成一淡掺杂源极/漏极区于该半导体组件下方的半导体基底中；形成一绝缘侧壁于该半导体组件的两侧；以及形成一隆起型源极/漏极区于此半导体组件的两侧，以构成一具有高介电常数栅极介电层的MOS组件。
全文摘要
本发明是关于一种具有高介电常数栅极介电层的半导体组件及其制造方法，其结构包括一半导体台地，位于一平整的半导体基底上；一高介电常数栅极介电层，位于上述半导体台地上；以及一栅极导电层，位于上述高介电常数栅极介电层上，而上述半导体台地与半导体基底交接处可为一圆滑化的边角或一正交化的边角。
文档编号H01L21/3205GK1638145SQ200410070489
公开日2005年7月13日 申请日期2004年8月3日 优先权日2004年1月5日
发明者王志豪, 胡正明 申请人:台湾积体电路制造股份有限公司