专利名称：去耦电容与半导体集成电路的制作方法
技术领域：
本发明涉及去耦电容与用该去耦电容的半导体集成电路。
背景技术：
近年，伴随数字电路的高速化与高功能化，半导体集成电路的高速化与高集成化取得进展。随着半导体集成电路的高速化与高集成化使芯片的耗电增大，由此出现电源电压下降(IR-DROP)的问题，因电源电压下降而出现晶体管的动作速度降低且电路的动作频率下降，或者随着电源电压的下降引起噪声容限降低且数据的锁存失败(miss latch)等，产生使电路误操作的问题。因此，为提高半导体集成电路的速度与电路动作的稳定性，高速的半导体集成电路中在电路内将数nF以上电容的去耦电容插入电源和地之间，以在内部有急剧的峰值电流时从去耦电容提供电流，从而难以发生电源电压下降。
作为在半导体集成电路内形成去耦电容的方法，有利用晶体管的栅氧化膜的方法或利用布线的重叠电容的方法等。在利用布线电容的方法中，由平行配置的布线形成电容，由于电阻小所以电容的响应性高，但为了防止布线短路需要增大布线间隔，由于不能减小布线间隔，单位面积的电容值小，难以形成大电容。并且，利用晶体管的栅氧化膜的方法中，栅氧化膜厚非常薄，因此单位面积的电容值大，能够形成数nF单位的电容，但会发生漏电流增大或因ESD等导致晶体管破坏及可靠性下降的问题。图14中示出利用P沟道型晶体管的栅氧化膜的去耦电容的结构例。图14中，晶体管的栅极部103与VSS102相连，源极部104、漏极部105、衬底部106与VDD101相连。因此，通过栅氧化膜在栅极和沟道间形成电容。
另外，随着半导体集成电路的精细化，晶体管的栅氧化膜厚变薄且晶体管的栅极长度变小，但电源电压不会与此成比例地减小，因此漏电流增大。流入晶体管的电流有开关电流、穿透电流、漏电流3种(图15)。图15中，开关电流201是将晶体管驱动的布线或下一级的栅电容充电/放电时消耗的电流，穿透电流202是输出信号变化时暂时将P沟道型晶体管和N沟道型晶体管均断开，从P沟道型晶体管流到N沟道型晶体管的电流。漏电流203是从源极流到漏极或从栅极流到漏极、衬底的电流，即使电路不工作也常时流过的电流。
通常的工作状态，漏电流与开关电流或穿透电流相比是非常小的值，因此不致造成问题，但在特别需要低耗电的待机方式时等电路不工作的场合，虽然无开关电流或穿透电流流过，但存在漏电流，因此需要减少待机方式时的漏电流。若在芯片内配置数nF以上的利用栅氧化膜的去耦电容，则仅由去耦电容而产生的漏电流就达到数mA，作为降低电源电压的措施而越装入去耦电容，漏电流就会越大，因此需要减少去耦电容的漏电流。作为减少去耦电容的漏电流的方法有增加栅氧化膜厚度的方法，这时随着栅氧化膜厚度增大单位面积的电容下降，或者基于工艺上的主要因素需要与逻辑单元的晶体管空间隔开，因此去耦电容的栅面积变小等，招致电容下降，难以确保充分的电容。
在待机状态不让漏电流流过的去耦电容的单元结构，已在专利文献1中公开。该技术中通过用反相器控制供给上述去耦电容的一个电极的电位，在通常工作状态将上述去耦电容的电极设定为不同的电位并作为电容使用，而在待机状态通过将去耦电容的两个电极设定为相同电位使之无电容产生，不会有漏电流流过。
并且，专利文献2中公开了由衬底控制来控制漏电流的半导体集成电路的结构。该技术中待机状态对衬底施加逆偏压，从而，晶体管的阈值增大、晶体管的驱动电流下降，从而减少漏电流。
专利文献请参照特开平7-245378号公报和特许第3105512号公报。
但是，由于在上述的传统的去耦电容的结构中，在去耦电容的电源和地之间装有用以控制电极电位的晶体管的源/漏间的电阻，形成了电容和电阻串联连接的结构。由于晶体管的源/漏间的电阻较大，在通常工作状态作为去耦电容使用时电容的响应性恶化。
另外，传统的通过衬底控制来减少漏电流的方法中，减少去耦电容的漏电流时电路动作也下降，因此，不能按照动作速度分阶段地使漏电流值、电容值改变。
发明内容
本发明为消除上述传统技术中存在问题而构思，其目的在于提供可控制电容值与漏电流值且响应性良好的去耦电容及采用该去耦电容的半导体集成电路。
本发明的第一去耦电容是由具有在第一导电型的衬底区的表面上形成的第二导电型的源/漏区的MOS晶体管构成的去耦电容，其特征在于，通过改变衬底区的电位来改变去耦电容的电容值。
依据该结构，通过改变衬底区的电位，能够利用衬底偏压效应改变晶体管的衬底与沟道间的电容值，从而改变去耦电容的电容值。
本发明的第二去耦电容的特征在于在第一去耦电容中，通过分阶段地改变衬底区的电位来分阶段地改变去耦电容的电容值。
依据该结构，通过分阶段地变改变衬底区的电位，能够利用衬底偏压效应分阶段地改变晶体管的衬底与沟道间的电容，并能够分阶段地控制去耦电容的电容值。
本发明的第三去耦电容是由具有在第一导电型的衬底区表面上形成的第二导电型的源/漏区的MOS晶体管构成的去耦电容，其特征在于，通过改变衬底区的电位来改变去耦电容的漏电流值。
依据该结构，通过改变衬底区电位，能够利用衬底偏压效应改变晶体管的衬底与沟道间的电容值，从而改变去耦电容的漏电流值。
本发明的第四去耦电容的特征在于在第三去耦电容中，通过分阶段地改变衬底区的电位，分阶段地改变去耦电容的漏电流值。
依据该结构，通过分阶段地改变衬底区的电位，能够利用衬底偏压效应分阶段地改变晶体管的衬底与沟道间的电容，并能够分阶段地控制去耦电容的漏电流值。
本发明的第五去耦电容是由具有在第一导电型的衬底区表面上形成的第二导电型的源/漏区的MOS晶体管构成的去耦电容，其特征在于，将与衬底区连接的第一布线和与MOS晶体管的源/漏区连接的第二布线电气上隔离地设置。
依据该结构，可容易地向去耦电容的晶体管的源/漏区和衬底区供给不同电位。
本发明的第六去耦电容的特征在于在第五去耦电容中，向第一布线和第二布线供给不同电位。
依据该结构，能够向去耦电容的晶体管的源/漏区和衬底区供给不同电位，并能利用衬底偏压效应减少漏电流。
本发明的第七去耦电容的特征在于在第五去耦电容中，按照控制信号改变供给第一布线的电位。
依据该结构，能够按照控制信号改变去耦电容的衬底电位(衬底区的电位)，并控制去耦电容的漏电流值和电容值。
本发明的第八半导体集成电路，其中包括用以构成逻辑电路的多个逻辑单元，它们各自包含具有在第一导电型的第一衬底区表面上形成的第二导电型的源/漏区的MOS晶体管和具有在第二导电型的第二衬底区表面上形成的第一导电型的源/漏区的MOS晶体管；以及由具有在第一导电型的第三衬底区表面上形成的第二导电型的源/漏区的MOS晶体管构成的去耦电容，其特征在于向去耦电容的第三衬底区供给电位的布线和向去耦电容的MOS晶体管的源/漏区供给电位的布线电气上隔离地设置。
依据该结构，能够与逻辑单元分开地控制去耦电容的衬底电位。
本发明的第九半导体集成电路的特征在于在第八半导体集成电路中，将第三衬底区与第一衬底区电气上隔离地设置。
依据该结构，能够使去耦电容的衬底电位不同于其它逻辑单元的衬底电位地加以提供。
本发明的第十半导体集成电路的特征在于在第八半导体集成电路中，向第三衬底区供给与第一衬底区不同的电位。
依据该结构，能够使去耦电容的衬底电位不同于其它逻辑单元的衬底电位地加以提供，并能不影响逻辑单元的动作速度地改变去耦电容的漏电流。
本发明的第十一半导体集成电路的特征在于在第八半导体集成电路中，将向逻辑单元的第一衬底区提供电位的布线和向逻辑单元的MOS晶体管的源区提供电位的布线电气上隔离地设置，并将供给去耦电容的第三衬底区的电位和供给逻辑单元的第一衬底区的电位分开控制。
依据该结构，能够使去耦电容的衬底电位不同于其它逻辑单元的衬底电位地加以提供，并能将逻辑单元的漏电流值和去耦电容的漏电流值分开控制。
本发明的第十二半导体集成电路的特征在于在第八半导体集成电路中，逻辑单元配置成多个单元列，并将去耦电容配置于逻辑单元的单元列间。
依据该结构，能够容易地进行去耦电容和其它逻辑单元之间的衬底区(阱区)分离。
本发明的第十三半导体集成电路的特征在于在第八半导体集成电路中，逻辑单元配置成多个单元列，去耦电容配置于逻辑单元的单元列内，并将去耦电容的第三衬底区与相邻的逻辑单元的边界部分隔离地配置。
依据该结构，将去耦电容配置于逻辑单元列内时，能够将去耦电容的衬底区(阱区)与其它逻辑单元分离。
本发明的第十四半导体集成电路的特征在于在第八半导体集成电路中，按照所述半导体集成电路的动作频率，控制所述去耦电容的所述第三衬底区的电位。
依据该结构，通过向去耦电容的衬底供给与源/漏区不同的电位，能够利用衬底偏压效应改变去耦电容的漏电流值和电容值，并按照动作速度控制去耦电容的漏电流和电容值。
本发明的第十五半导体集成电路的特征在于在第八半导体集成电路中，按照半导体集成电路的动作频率控制去耦电容的电容值。
依据该结构，通过向去耦电容的衬底供给与源/漏区不同的电位，能够利用衬底偏压效应改变去耦电容的电容量，并且，在动作频率高且电源电压降大时能够将电容设成较大，在动作频率低且电源电压降小时能够将电容设成较小。
本发明的第十六半导体集成电路的特征在于在第八半导体集成电路中，根据所述半导体集成电路的工作方式控制所述去耦电容的所述第三衬底区的电位。
依据该结构，通过向去耦电容的衬底供给与源/漏区不同的电位，能够利用衬底偏压效应改变去耦电容的电容量，并且，在电源电压降大的工作方式时能够将电容设成较大，在电源电压降小的工作方式时能够将电容设成较小。
本发明的第十七半导体集成电路的特征在于在第八半导体集成电路中，根据所述半导体集成电路的工作方式控制所述去耦电容的电容值。
依据该结构，通过向去耦电容的衬底供给与源/漏区不同的电位，能够利用衬底偏压效应改变去耦电容的漏电流值和电容值，并且，在电源电压降大的工作方式时能够将电容设成较大，在电源电压降小的工作方式时能够将电容设成较小。
本发明的第十八半导体集成电路的特征在于在第八半导体集成电路中，设有多个由所述逻辑单元群构成的功能块，同时将所述去耦电容配置于所述各功能块内，并根据半导体集成电路的工作方式，按每个所述功能块控制所述去耦电容的所述第三衬底区的电位。
依据该结构，通过向去耦电容的衬底供给与源/漏区不同的电位，能够利用衬底偏压效应改变去耦电容的漏电流值和电容值，并且，能够按照工作方式，对于电源电压降大的功能块增大其内部的去耦电容的电容量，对于电源电压降小的功能块减小其内部的去耦电容的电容量。
本发明的第十九半导体集成电路的特征在于在第八半导体集成电路中，设有多个由所述逻辑单元群构成的功能块，并将所述去耦电容配置于所述功能块间。
依据该结构，也能对配置于功能块间的去耦电容改变漏电流值和电容值。
本发明的第二十半导体集成电路的特征在于在第十九半导体集成电路中，设有多个配置于所述功能块间的去耦电容，并分别控制各所述去耦电容的衬底电位。
依据该结构，能够个别地控制配置于功能块间的去耦电容的漏电流值和电容值，并能增大在电源电压效应大的功能块附近配置的去耦电容的电容量，减小配置于电源电压效应小的功能块附近配置的去耦电容的电容量。
本发明的第二十一半导体集成电路的特征在于在第二十半导体集成电路中，将所述去耦电容也配置在各所述功能块内，配置于所述块间的多个去耦电容中，至少一个去耦电容的所述第三衬底区的电位控制与任意的配置于所述功能块内的去耦电容的所述第三衬底区的电位控制共同进行。
依据该结构，根据工作方式等使功能块间去耦电容的衬底电位控制与功能块内去耦电容的衬底电位控制共同化，从而能够根据工作方式等联动地改变功能块内和功能块间的去耦电容的电容值。
图1是利用本发明的实施例的P沟道型晶体管的去耦电容的结构图。
图2是图1的去耦电容的电容量的结构图。
图3是利用本发明的实施例的N沟道型晶体管的去耦电容的结构图。
图4是本发明的实施例中的布图例的示图。
图5是本发明的实施例中的布图例的示图。
图6是本发明的实施例中的布图例的示图。
图7是本发明的实施例中的布图例的示图。
图8是本发明的实施例中的布图例的示图。
图9是一例本发明的实施例中的去耦电容的控制方法的示图。
图10是一例本发明的实施例中的去耦电容的控制方法的示图。
图11是本发明的实施例中的布图例的示图。
图12是本发明的实施例中的布图例的示图。
图13是一例本发明的实施例中的去耦电容的控制方法的示图。
图14是利用传统的栅氧化膜的去耦电容的结构图。
图15是流过晶体管的电流的说明图。
具体实施例方式
以下，基于附图就本发明的实施方式进行说明。
图1表示本发明的去耦电容的结构，304是栅极部(栅电极)，305、306是P型的源极部(源区)、漏极部(漏区)，307是由N阱(NW)构成的衬底部，308是沟道部，319是栅氧化膜。该去耦电容由在N阱(NW)上形成的P沟道MOS晶体管构成，晶体管的栅极部304上被供给VSS302，源极部305、漏极部306上被供给VDD301，衬底部307上被供给与VDD301不同电位的NWNDD303。这里，将供给NWVDD303的电位设定为比VDD301高时，从源极部305、漏极部306到沟道部308中发生的耗尽层309扩大，从而源/漏区与衬底(NW)之间的pn结电容变小。还有，向内装该去耦电容的半导体集成电路供给的电源电压的一方高电位侧的电源电位是VDD，另一方低电位侧的电源电位是VSS(地电位)。另外，NWVDD是去耦电容的衬底电位，是向形成了构成去耦电容的P沟道型晶体管的N阱(NW)供给的电位。
图2表示去耦电容的电容量结构。其中，301是VDD，302是VSS，303是NWVDD，310是由栅氧化膜312形成的VDD-VSS间的电容，311是由耗尽层形成的VDD-NWVDD间的电容。这里，通过向NWVDD303供给高于VDD301的电位，利用衬底偏压效应使VDD-NWVDD间的电容311变小，且从沟道流到衬底的漏电流减少。另外，由于逆偏压Vt(阈值)上升，从晶体管的栅极流到源/漏区的漏电流减少。因此，通过将供给NWVDD303的电位提高到VDD301以上，能够以减小去耦电容的电容量而达到减小漏电流的效果。并且，供给NWVDD303的电位设定为比VDD301低时，耗尽层309变小且VDD-PWVSS间的电容增大。由于增大正偏压时会发生闩锁(latch up)且晶体管中会流过大电流，因此，通过将供给NWVDD303电位在不引起闩锁的程度内降至VDD301以下，能够增加去耦电容的电容量。
因此，能够通过改变供给NWVDD303的电位，控制去耦电容的电容值和漏电流值。
图1中针对由P沟道型MOS晶体管构成的去耦电容进行了说明，但如图3所示，对由N沟道型MOS晶体管构成的去耦电容也能同样地构成并加以控制。图3中，404是栅极部(栅电极)，405、406是N型源极部(源区)、漏极部(漏区)，407是由P阱(PW)构成的衬底部，408是沟道部，412是栅氧化膜。晶体管的栅极部404上被供给VDD402，源极部405、漏极部406上被供给VSS401，衬底部407上被供给VSS401以外的电位即PWVSSS403。通过向衬底部407供给与VSS不同的电位PWVSS403，也可以对由N沟道型晶体管构成的去耦电容进行电容和漏电流的控制。这里，PWVSS是去耦电容的衬底电位，是向形成了构成电容的N沟道型晶体管的P阱(PW)供给的电位。
这里，通过向PWVSS403供给低于VSS401的电位，利用衬底偏压效应使VSS-PWVSS间的电容变小，并减小从沟道流入衬底的漏电流。另外，因逆偏压使Vt(阈值)上升，减小从晶体管的栅极流入源/漏区的漏电流。因此，通过将供给PWVSS403的电位降低至VSS401以下，能够以减小去耦电容的电容量而达到减小漏电流的效果。并且，若将供给PWVSS403的电位设定为VSS401以上，则耗尽层409变小且VSS-PWVSS间的电容增大。当增大正偏压时发生闩锁且在晶体管上流过大电流，因此，能够通过将供给PWVSS403的电位在不引起闩锁的程度内提高至VSS401以上，增加去耦电容的电容量。
由N沟道型晶体管构成去耦电容时，用双阱(twin well)工艺在P型晶圆上构成的半导体集成电路，由于P阱短接而不能控制去耦电容的衬底电位。因此，为了用N沟道型晶体管与P沟道型晶体管两方来控制去耦电容的衬底，需要采用三重阱(triple well)，双阱工艺中要使用由P沟道型晶体管或N沟道型晶体管构成的去耦电容。
以下，示出利用上述说明的去耦电容的布图例。
首先，图4中示出在单元列间的空区配置上述去耦电容的布图例。其中，501是VDD电源搭接片，502是VSS电源搭接片，503是NWVDD电源搭接片，504是由P沟道型晶体管构成的去耦电容，505是逻辑单元，506、508、510是N阱，507、509是P阱，511是构成去耦电容504的晶体管的栅极部，512是构成去耦电容504的晶体管的源极、漏极部。
去耦电容504的栅极部511、源/漏部512、衬底部(N阱508)分别与VSS电源搭接片502、VDD电源搭接片501、NWVDD电源搭接片503电连接。
逻辑单元505的上列和下列上P阱和N阱逆向配置，以使上列和下列的逻辑单元内的P阱507和509相对，且在单元列间的空区上配置去耦电容504。因此，去耦电容504的N阱508只与逻辑单元505的P阱507、509相接，将逻辑单元505的阱与去耦电容504的阱电气上隔离。因此，通过向NWVDD电源搭接片503供给与VDD电源搭接片501不同的电位，能够使去耦电容504的N阱508的衬底电位与逻辑单元505的衬底电位分开供给。
接着，图5示出在单元列内的空区上配置上述去耦电容的布图例。其中，601是VDD，602是VSS，603是由P沟道型晶体管构成的去耦电容，604是逻辑单元，605是被供给去耦电容的衬底电位的N阱，613是逻辑单元的N阱，614是逻辑单元的P阱。去耦电容603的N阱605与单元的边界隔离地配置，栅极部606与VSS602电连接，源/漏部607与VDD601电连接，晶体管的衬底电位由衬底用电源引脚608供给。通常，逻辑单元的阱形成为与左右单元一起共用阱的结构，但由于去耦电容的N阱605从单元的边界部隔离地配置，即使在去耦电容的左右配置了逻辑单元，也形成为去耦电容的N阱和逻辑单元的阱隔离的结构。
图6示出使用了图5的去耦电容的布图的电源布线例。其中，603是去耦电容，609是NWVDD电源搭接片，611是VDD电源搭接片，612是VSS电源搭接片。由于去耦电容603自由地配置于单元列内的空区，去耦电容的衬底用电源引脚608的位置不固定，因此难以进行衬底用电源引脚608的布线。为此，预先将NWVDD电源搭接片609以一定间隔布线，通过用衬底电位用电源线610将各去耦电容603的衬底用电源引脚608和最接近的NWVDD电源搭接片609连接，能够向衬底用电源引脚608提供电位。如图6所示，通过从各去耦电容603的衬底用电源引脚608到NWVDD电源搭接片609布置衬底电位用电源线610来实现电连接，向各去耦电容603的衬底供给电位。如此，去耦电容603可自由地配置在单元列内的空区上，且各去耦电容603如图5所示，由于N阱605与单元的边界隔离地配置，因此能够将去耦电容的阱和逻辑单元的阱电气上隔离。另外，通过向NWVDD电源搭接片609提供电位，能够向各去耦电容603的N阱605提供与逻辑单元604的阱的电位不同的电位。
图4、图6中就只对去耦电容的衬底提供与电源电位不同的电位的布图进行了说明，能够分别向去耦电容和逻辑单元提供与电源电位不同的电位。图7中示出可分别向去耦电容和逻辑单元提供与电源电位不同的电位的布图。其中，701是VDD电源搭接片，702是VSS电源搭接片，703是去耦用的NWVDD电源搭接片，704是由P沟道型晶体管构成的去耦电容，705是逻辑单元，706是衬底电位单元，707是逻辑单元用的NWVDD电源搭接片，708是逻辑单元用的PWVSS电源搭接片。另外，711、715是N阱，712、714是P阱，713是构成去耦电容704的衬底部的N阱。去耦电容704的栅极部、源极部、漏极部、衬底部分别与VSS电源搭接片702、VDD电源搭接片701、VDD电源搭接片701、去耦电容用NWVDD电源搭接片703电连接，具有与图4的去耦电容504同样的结构。
衬底电位单元706配置于单元列内，衬底电位单元706中其N阱(711，715)与逻辑单元用的NWVDD电源搭接片707电连接，P阱(712，714)与逻辑单元用的PWVSS电源搭接片708电连接。逻辑单元705中，向晶体管的源区与衬底部分分开地提供电位，由于衬底电位单元706与逻辑单元705在阱处相接，通过向衬底电位单元706的阱提供电位，能够向同列的所有逻辑单元705的阱提供电位。
图7中说明了可向逻辑单元和去耦电容分开地提供衬底电位的布图，但可以将去耦电容分成两个，将逻辑单元和去耦电容1集成在一起，并与去耦电容2分开地提供衬底电位。图8中示出这种情况的布图结构。图8中，801是VDD电源搭接片，802是VSS电源搭接片，803是去耦电容用的NWVDD电源搭接片，804是配置于单元列间的去耦电容A，805是逻辑单元，806是衬底电位单元，807是逻辑单元用的NWVDD电源搭接片，808是逻辑单元用的PWVSS电源搭接片，809是配置于逻辑单元列间的去耦电容B。另外，811、815是N阱，812、814是P阱，813是构成去耦电容A804的衬底部的N阱。去耦电容A804的栅极部、源极部、漏极部、衬底部分别与VSS电源搭接片802、VDD电源搭接片801、VDD电源搭接片801、去耦电容用NWVDD电源搭接片803电连接，其结构与图4、图7的去耦电容504、704相同。衬底电位单元806配置于单元列内，衬底电位单元806中，N阱(811，815)与逻辑单元用的NWVDD电源搭接片807电连接，P阱(812，814)与逻辑单元用的PWVSS电源搭接片808电连接，其结构与图7的衬底电位单元706相同。
去耦电容B809配置于单元列内，与逻辑单元805一样N阱和P阱两方均有，与相邻的逻辑单元在阱处相接，在各自阱上构成去耦电容，N阱(811，815)上的去耦电容中栅极部、源极部、漏极部、衬底部分别与VSS电源搭接片802、VDD电源搭接片801、VDD电源搭接片801、逻辑单元用NWVDD电源搭接片807电连接，P阱(812，814)上的去耦电容中栅极部、源极部、漏极部、衬底部分别与VDD电源搭接片801、VSS电源搭接片802、VSS电源搭接片802、逻辑单元用PWVSS电源搭接片808电连接。因此，逻辑单元805和去耦电容B809中，由于衬底电位单元806和阱相接，通过向衬底电位单元806的阱提供电位，能够向同列上所有的逻辑单元805和去耦电容B809的阱提供电位，可向逻辑单元805与去耦电容B809的集成体和去耦电容A804分开地提供衬底电位，在单元列间配置去耦电容时，能够减小用以隔离阱的面积损失。
微控制器等的芯片中除了执行命令的通常方式以外，还有完全停止工作的睡眠(sleep)方式和只降低动作频率的低速工作方式等。睡眠方式中晶体管几乎不工作，因此大致不存在电源电压降而不需要去耦电容。另外，低速工作方式中电源电压降小于通常工作状态，所以可减少去耦电容的电容量。另外，通常工作状态电源电压下降较大，因此需要尽可能大的去耦电容。因此，根据去耦电容的需要程度，在高速工作时增大漏电流而增大电容，并在低速工作时减小电容而降低漏值，从而能够抑制芯片的耗电的同地将芯片的工作状态稳定化。
以下，就设有本发明的实施例的去耦电容的半导体集成电路中对此加以控制的结构进行说明。
首先，图9示出一例控制上述去耦电容的结构。图9中，901是其内部设有去耦电容的功能块，902是衬底控制电路，903是用以供给去耦电容的衬底电位的衬底用电源线，经由衬底用电源线903供给的衬底电位(NWVDD和PWVSS中任一个)从衬底控制电路902输出，连接到功能块901内的去耦电容的衬底部。以下，以去耦电容由P沟道型晶体管构成、作为其衬底电位供给NWVDD的情况为例进行说明。
衬底控制电路902以工作方式信号或动作频率信号作为输入信号，在动作频率高时或通常工作状态等电源电压降大时，向衬底用电源线903提供与VDD相同的电位作为NWVDD，或在不引起闩锁的程度内降低到VDD以下的电位，使去耦电容的电容值变大。另外，在动作频率低时或睡眠方式时等电源电压降小时，向衬底用电源线903作为NWVDD供给高于VDD的电位，使去耦电容的电容值变小而减小漏电流。另外，被供给的电位可以分阶段地改变，通过在电源电压降大时降低电位，并在电源电压降小时提高电位，能够使电路工作稳定，同时控制流过电路内的漏电流值。
图9中就半导体集成电路内设有控制衬底电位的电路的情况进行了说明，但控制电路也可设在半导体集成电路外，从外部控制衬底电位。
另外，半导体集成电路中有不同时工作的电路时，可对不工作的电路进行去耦电容的衬底电位的控制以减小漏电流。图10中示出这时的结构。图10中，904是其内部设有去耦电容的功能块A，905是衬底控制电路A，906是功能块A内用以供给去耦电容的衬底电位的衬底用电源线，经由衬底用电源线906供给的衬底电位(NWVDD和PWVSS中的任一个)从衬底控制电路A905输出，连接到功能块A904内的去耦电容的衬底部。另外，907是其内部设有去耦电容的功能块B，908是衬底控制电路B，909是功能块B内用以供给去耦电容的衬底电位的衬底用电源线；经由衬底用电源线909供给的衬底电位(NWVDD和PWVSS中的任一个)从衬底控制电路B908输出，连接到功能块B907内的去耦电容的衬底部。以下，以功能块A904与功能块B907内的去耦电容由P沟道型晶体管构成、作为其衬底电位供给NWVDD的情况为例进行说明。
这里，功能块A904与功能块B907不同时工作时，即功能块A904的电路工作而功能块B907的电路不工作时，衬底控制电路A905向衬底用电源线906供给与VDD相同的电位作为NWVDD，或在不引起闩锁的程度内供给低于VDD的电位，衬底控制电路B908向衬底用电源线909供给高于VDD的电位作为NWVDD；功能块B907的电路工作而功能块A904的电路不工作时，衬底控制电路B908向衬底用电源线909供给与VDD相同的电位作为NWVDD，或在不引起闩锁的程度内供给低于VDD的电位，衬底控制电路A905向衬底用电源线906供给高于VDD的电位作为NWVDD，从而能够减小电路不工作的功能块的漏电流值。
电路规模大的芯片其设计复杂度增大，因此分阶段地进行布图的情况，布图成为功能块内和功能块间的两个区域。另外，分阶段地进行布图时，配置按某一功能为一组布图的情况，这时考虑将按某一功能集成的组为功能块时，形成功能块内和功能块间的区域。设有这种功能块间的区域时，可在该部分配置去耦电容，与功能块内的去耦电容一样地控制其衬底电位，从而能够控制电容值和漏电流值。
图11中例示由多个功能块区域和功能块间区域构成的芯片的布图。图11中示出了芯片布图中的一部分。图11中1001～1003是功能块，1004是配置于功能块间区域的去耦电容。这里，去耦电容1004配置于功能块间，因此被供给与功能块区域不同的阱的电位，容易将阱电气上隔离。通过将配置于功能块间的去耦电容1004的衬底电位设成其它电源，能够控制功能块间的去耦电容1004的电容值和漏电流值。
图11中就去耦电容在功能块间配置成一组的情况进行了说明，但可以配置成多个组。图12中表示一例在功能块间区域上去耦电容分成多个组的情况。图12中1101～1103是功能块，1104～1106是配置于功能块间区域的去耦电容。去耦电容A1104、去耦电容B1105、去耦电容C1106分别将功能块A1101、功能块B1102、功能块C1103附近的去耦电容各自作成一组。一般配置在发生电源电压降的部位附近的去耦电容的电源电压降抑止效果好，对功能块A1101而言，其去耦电容A1104的电容值大小决定电源电压降抑止效果，因此，功能块A1101的电源电压降大时增大去耦电容A1104的电容值，以起到抑止电源电压下降的效果，且在功能块A1101的电源电压降小时，减小去耦电容A1104的电容值来减小漏电流，从而更有效地使用去耦电容。
图12中按每个功能块将附近的去耦电容作成一组，但无需使该组的数量与功能块的数量一致。例如，功能块A1101的电源电压降大于其它功能块时，可以将去耦电容A和去耦电容C组合成一个去耦电容的组等。另外，与位于去耦电容组附近的功能块对应地改变去耦电容的电容值，但无需与附近的功能块对应。
另外，通过将如图12所示的配置于功能块间的各去耦电容的衬底电位的控制与配置于各功能块内的去耦电容的衬底电位的控制共同化，可更有效地使用去耦电容。图13中示出一例这种情况的控制去耦电容的结构。图13中，1201、1205、1209分别是内部设有去耦电容的功能块A、B、C，1204、1208、1212是分别配置于功能块间的去耦电容A、B、C，1202、1206、1210是衬底控制电路A、B、C，1203、1207、1211是衬底用电源线。衬底用电源线1203从衬底控制电路A1202输出、连接到功能块A1201内的去耦电容的衬底电位，同时连接到功能块间的去耦电容A1204的衬底电位。这里，配置于功能块内以及功能块间的去耦电容，均由例如P沟道型晶体管构成时，衬底控制电路A1202以工作方式信号或动作频率信号为输入，在动作频率高时或通常工作状态等电源电压降大时，向衬底用电源线1203供给与VDD相同的电位，或在不引起闩锁的程度内供给低于VDD的电位，增大功能块A1201内的去耦电容以及功能块间的去耦电容A1204的电容值。另外，动作频率低时或睡眠方式时等电源电压降小时，向衬底用电源线1203供给高于VDD的电位，减小功能块A1201内的去耦电容以及功能块间的去耦电容A1204的电容值来减小漏电流。另外，被供给的电位可以分阶段地改变，在电源电压降大时降低电位，而电源电压降小时提高电位，从而能够使电路稳定工作，同时控制流过电路内的漏电流值。这里，可使功能块间的去耦电容A1204的电容值与功能块A1201内的去耦电容的电容值联动地变化。通过由衬底控制电路B1206对功能块B1205和去耦电容B1208，或由衬底控制电路C1210对功能块C1209和去耦电容C1212进行与上述同样的控制，能够有效地控制功能块内的去耦电容和功能块间的去耦电容。
图13中衬底用电源线1203、1207、1211被共用，但可以不共用衬底用电源线而共用控制用的信号线，衬底用电源线在功能块内和功能块间分开。另外，将功能块内和功能块间的去耦电容的控制全部共同化，但也可以只将一部分的组合共同化。
另外，如图11那样在功能块间配置了一个去耦电容1004时，也可以将该去耦电容1 004的衬底电位的控制与功能块A、B、C1001、1002、1003中的任一个配置于功能块内的去耦电容的衬底电位的控制共同化。
还有，以上除图3以外的控制说明中，描述了去耦电容主要由P沟道MOS晶体管构成时情况，但图4以后的任一例中去耦电容也可以由N沟道MOS晶体管构成。
本发明的去耦电容可在能够控制其电容值和漏电流值的内装该去耦电容的半导体集成电路等中产生效果。
权利要求
1.一种去耦电容，其特征在于包括衬底和具有在该衬底的第一导电型的衬底区表面上形成的第二导电型的源/漏区的MOS晶体管；通过改变所述衬底区的电位来改变所述去耦电容的电容值。
2.如权利要求1所述的去耦电容，其特征在于通过分阶段地改变所述衬底区的电位来分阶段地改变所述去耦电容的电容值。
3.一种去耦电容，其特征在于包括衬底和具有在该衬底的第一导电型的衬底区表面上形成的第二导电型的源/漏区的MOS晶体管；通过改变所述衬底区的电位来改变所述去耦电容的漏电流值。
4.如权利要求3所述的去耦电容，其特征在于通过分阶段地改变所述衬底区的电位来分阶段地改变所述去耦电容的漏电流值。
5.一种去耦电容，其特征在于包括衬底和具有在该衬底的第一导电型的衬底区表面上形成的第二导电型的源/漏区的MOS晶体管；与所述衬底区连接的第一布线和与所述MOS晶体管的源/漏区连接的第二布线电气上隔离地设置。
6.如权利要求5所述的去耦电容，其特征在于所述第一布线和所述第二布线上被供给不同电位。
7.如权利要求5所述的去耦电容，其特征在于根据控制信号改变供给所述第一布线的电位。
8.一种半导体集成电路，其特征在于包括用以构成逻辑电路的多个逻辑单元，它们各自包含具有在第一导电型的第一衬底区表面上形成的第二导电型的源/漏区的MOS晶体管和具有在第二导电型的第二衬底区表面上形成的第一导电型的源/漏区的MOS晶体管；以及由具有在第一导电型的第三衬底区表面上形成的第二导电型的源/漏区的MOS晶体管构成的去耦电容；向所述去耦电容的所述第三衬底区供给电位的布线和向所述去耦电容的所述MOS晶体管的源/漏区供给电位的布线电气上隔离地设置。
9.如权利要求8所述的半导体集成电路，其特征在于所述第三衬底区与所述第一衬底区电气上隔离地设置。
10.如权利要求8所述的半导体集成电路，其特征在于向所述第三衬底区供给与第一衬底区不同的电位。
11.如权利要求8所述的半导体集成电路，其特征在于向所述逻辑单元的所述第一衬底区提供电位的布线和向所述逻辑单元的所述MOS晶体管的源区提供电位的布线电气上隔离地设置；供给所述去耦电容的所述第三衬底区的电位和供给所述逻辑单元的所述第一衬底区的电位被分开控制。
12.如权利要求8所述的半导体集成电路，其特征在于所述逻辑单元配置成多个单元列，所述去耦电容配置于所述逻辑单元的单元列间。
13.如权利要求8所述的半导体集成电路，其特征在于所述逻辑单元配置成多个单元列，所述去耦电容配置于所述逻辑单元的单元列内，并且，所述去耦电容的所述第三衬底区与相邻的所述逻辑单元的边界部分相分离地配置。
14.如权利要求8所述的半导体集成电路，其特征在于按照所述半导体集成电路的动作频率控制所述去耦电容的所述第三衬底区的电位。
15.如权利要求8所述的半导体集成电路，其特征在于按照所述半导体集成电路的动作频率控制所述去耦电容的电容值。
16.如权利要求8所述的半导体集成电路，其特征在于根据所述半导体集成电路的工作方式控制所述去耦电容的所述第三衬底区的电位。
17.如权利要求8所述的半导体集成电路，其特征在于根据所述半导体集成电路的工作方式控制所述去耦电容的电容值。
18.如权利要求8所述的半导体集成电路，其特征在于设有多个由所述逻辑单元群构成的功能块，同时将所述去耦电容配置于所述各功能块内，并按照半导体集成电路的工作方式按每个所述功能块控制所述去耦电容的所述第三衬底区的电位。
19.如权利要求8所述的半导体集成电路，其特征在于设有多个由所述逻辑单元群构成的功能块，同时将所述去耦电容配置于所述功能块间。
20.如权利要求19所述的半导体集成电路，其特征在于设有多个配置于所述功能块间的去耦电容，分别控制各所述去耦电容的衬底电位。
21.如权利要求20所述的半导体集成电路，其特征在于将所述去耦电容配置在各所述功能块内，配置于所述块间的多个去耦电容中至少一个去耦电容的所述第三衬底区的电位控制，与任意的配置于所述功能块内的去耦电容的所述第三衬底区的电位控制共同进行。
全文摘要
构成去耦电容的MOS晶体管的栅极部(304)上被供给VSS(302)，源极部(305)、漏极部(306)上被供给VDD(301)，衬底部(307)上被供给与源极部(305)、漏极部(306)不同的电位NWVDD(303)。将NWVDD(303)设定为高于VDD(301)时，耗尽层(309)扩大，能够以减小去耦电容的电容量而达到减小漏电流的效果。另外，将NWVDD(303)在不引起闩锁的程度内设定于VDD(301)以下时，耗尽层(309)缩小，能够增加去耦电容的电容量。通过改变供给衬底部(307)的电位NWVDD(303)，能够控制去耦电容的电容值和漏电流值。实现可控制电容值和漏电流值的且响应性良好的去耦电容。
文档编号H01L21/822GK1627520SQ20041010194
公开日2005年6月15日 申请日期2004年12月8日 优先权日2003年12月8日
发明者堤正范, 矢野纯一 申请人:松下电器产业株式会社