半导体产品的esd保护装置的制作方法

专利名称：半导体产品的esd保护装置的制作方法
技术领域：
本发明涉及半导体装置，具体涉及到集成电路系统的静电放电(ESD)保护装置。
背景技术：
场效应晶体管(FET)业已成为集成电路系统中最通用的器件，它但负着宽广范围的电子领域内的工作，例如模拟信号处理、存储功能、高速、低功率逻辑运算与电源转换。
过去十年中，半导体工业更全面地致力于应用保护电路系统，以使FET的与其他的电路系统免受简单的高功率电压峰值如SED的损害。由于FET在许多情形下是这类电路系统上广泛采用的一类器件。因而也就最方便于制造FET的同时来形成晶体管保护装置。这样就可经济地亦即可避免附加的制造步骤。
尽管形成保护装置要按照功能电路FET的制造程序。但提供过电压保护的晶体管作业则通常是根据双极作用。这就是说，在绝大多数FET结构中固有一种双极结构，有时称之为寄生结构，它当有某些最低电压施加到集成电路的输入端时就可使之成为导电的。
以往，与功能电路系统相关的寄生器件有时会形成并非有意需要的导电路径，而沿着这种路径会传送ESD电涌并造成热损伤。作为这种问题的解决方法之一是让晶体管所取构型能形成这样的电路，它们使大部分破坏性功率分流到接地接头，同时避免了那些通过它们将导致破坏的瞬时的然而是高电流、高电压的状态。
一般地说，致力于经济地将ESD保护装置加入集成电路上的工作，要么会损害性能，要么会增加制造费用。随着加大电路密度和降低工作电压的趋势继续，避免在功能电路系统与ESD电路系统两者的性能之间作出妥协处理的问题更具有挑战性。确切地说，这种趋势使之更难于有效地从热敏区域将热分流。
由于工作电压的升高，优化的保护装置要求ESD电路系统能更快地响应ESD事件。为了在破坏功能电路系统之前提供最大的保护，最好是去优化ESD装置的接通电压，但应认识到，当寄生装置被优化来提供ESD保护时，功能电路系统的性能就不会那么令人满意。
美国专利No.5559352与6444511中公开了具有ESD保护晶体管的CMUS集成电路。两件专利都给出了ESD装置在其源极与漏极下设有有注入的例子。据认为这种P注入能降低ESD装置的击穿电压，使之能在CMOS器件失效前起动。但本发明人发现，窄的P注入会使ESD电流横移，使得ESD装置将电流导引到栅极之下而具有太高的电流密度。这种缺陷部分源由于使得P注入晚于把接触孔用作有型离子掩模的过程。较窄的接触孔在ESD装置的源极与漏极下形成了窄的P注入，这样就在此装置的表面邻近导致了高的电流密度。虽然这对装置较深处的峰值化电流有益。
另一个限制ESD保护电路系统性能的趋势涉及到栅极击穿电压的剧降。对于设计在0.25微米范围内的装置，栅极的厚度一般小于60埃。为了避免破坏FET栅致的绝缘，必须在瞬变事件中确保快速和满意的双极性传导，同时还必须将ESD装置的起动电压降低到基本低于将电流沿着避免损害栅极结构的路径传导的水平。解决上述问题的技术方案应够能应用于广范围的半导体产品，包括由CMOS、BiCMOS以及功率处理方法所制造的产品。

发明内容
根据本发明，为ESD装置提供有宽于接触通路的P体注入。这样，本发明进行的P体注入先于制造过程。在最佳实施例中，ESD装置的P体注入与DMOS装置的P体注入同时形成。ESD装置的P体注入是通过光刻胶掩模的孔形成。同一掩模可以用于DMOS装置的P体。内行的人当知，此用于P体注入的孔口可以用适应ESD装置所需击穿电压的任意合适的尺寸形成。与先有技术的ESD装置相比，较大P体的注入在击穿时减小了横向电流并提供较低的电流密度，于是因击穿而有的最大温升发生在装置的体内而不是在接点金属可能打入表内面的接点处。通过将击穿电流从横向上导引开，最大电流密度便出现在装置体内的较深处而不邻近表面。本发明实质上提供了这样的横向NPN寄生晶体管，它具有的发射极区域大于传统寄生NPN装置的，此较大的发射极区域设于衬底之下，使得显著量的击穿电流初始时沿垂向离开表面而朝向异质掺杂区。


结合附图阅读下面的详细说明，当可更全面地理解本发明，附图中图1是本发明的半导体产品的局部横剖图；图2以横剖图示明本发明的ESD装置；图3是沿横剖面截取的图2中装置的局部示意图。
图4示明先有技术的ESD装置。
图5A～5C示明用于制造ESD装置的本发明的典型方法；图6以横剖图示明将本发明原理应用于场氧化物装置的情形。
依据普遍的惯例，附图中示明的各个零部件并非按比例缩放的，而是着重于与本发明有关的特点。此外，器件的尺寸与各层的厚度有可能显著异于用来进行图示的比例。在所有附图与正文中，以相同的标号表明相同的元件。
具体实施例方式
在以下的描述中，给出的任何尺寸是相对于沿对应的图所取的距离而言。在横剖图中，横向尺寸的宽度是指沿平行于平面半导体表面的水平面的距离，而高度或深度是指沿附图的垂向、大致正交平面半导体表面的方向所取的距离。为了与已知设计比较的目的，在本发明的实施例中假定例示中所有器件是以相同的光刻技术制成。这里公开的实施例取定最小的器件尺寸，即0.35微米的线宽几何结构，但本发明是可以适用于广范围线宽的几何结构、器件密度与各类的半导体产品的。
这里所用衬底一词是指这样一层，在其上或在其中形成了例如晶体管器件一部分的结构，我们称一层中的掺杂剂注入或由于注入得到的扩散分布为相对于一个器件或相关结构为自对准的，是指这种注入或扩散乃是由于把这种结构用作掩模件得到的。因此，所注入的掺杂剂不论是在热激活的扩散之前或之后，都将显示出相对于此结构或相关器件的一种特征分布。虽然许多小几何尺寸(即小于0.5微米光刻技术)的FET结构根据的是自对准方法，而本发明的最佳实施例可以包括某些这种自对准的器件，但这里所公开的ESD装置的最佳形式至少具有某些器件相对于有关的FET栅极结构不是自对准的。
尽管这里没有特加说明，但应认识到附图中示明的注入掺杂剂可以在制造过程中进行种种热激活扩散，以便获得预期的后扩散特性。附图中有时会示明前扩散或后扩散特性，用以示明本发明的与是否必须在此制造阶段施加相关的扩散激活能无关的器件。
还应知当描述到一层位于另一层之上时，对本发明的这一或另一实施例而言还可能在另一中介层(未图示)。
业已提出了某些技术方案用以提供更佳的ESD保护而不削弱功能电路系统的性能。参看例如美国专利No.5539352，其中公开了在源极/漏极区之下设置注入物，以降低击穿电压，不然就能有一定的电流通过保护装置输出，在此情形下就会更快地耗散一些功率。但是即令如此，保护电路系统的性能还应考虑其他制造因素的影响。
在先前的工艺设计中，FET包括在较重掺杂的源极/漏极扩散与EFT栅极结构之间轻掺杂的源极扩展(LDD)。LDD的用途之一是去减少热载流子注入与功能电路系统相关的FET中。另一方面，ESD保护装置的性能则受到存在较高电阻率LDD结构的限制，而通过LDD的放电则会影响到在半导体表面附近的温度峰值化。将隔热材料例如氧化硅或氮化硅覆盖半导体表面，则在LDD与有关栅极结构附近的区域的热导率相当的低，导致放电路径受到潜在的破坏性温度峰值的影响。要在保护装置中消除LDD结构可能需要专用的掩膜步骤，且将另增制造费用。
虽然对源极/漏极与栅极区域进行硅化处理降低了薄层电阻，但由于硅化物增强了放电电流通过硅的以及在表面附近的放电电流的横向运动，也就同时削弱了保护电路系统的功率处理本领。为了提高ESD器件的性能，应该阻止放电电流通过近硅表面的运动。但由于硅面上的硅化物层具有极低的薄层电阻。绝大部分电流都将通过此硅化物层，因而全部电流都将接近硅面，而此装置的ESD性能将很差。于是，硅化物将加大有害的横向ESD放电电流的流动并接近硅面而显著减弱ESD性能。为了解决上述问题，在另一些设计中付出了额外的处理费用，屏蔽了ESD装置结构的一些部分，即源极/漏极区域的部分(包括LDD结构)以及栅极区的部分，用以阻断在其上形成硅化物。阻断硅化物将阻止横向电流流过硅面，即使是低热导率区域的附近。
因此，最好是在此半导体结构中提供高电流的低电阻路径，用以将放电传送到地面。上述路径最好尽可能按实际允许的程度远离热敏表面区，避免热损伤附近结构。
在寄生的横向双极结构中，通常当晶体管处于导通方式时，就会有初级电流路径存在，它通过较窄的发射极—基级结，即通过源极/漏极区的侧壁。这甚至对于具有在源极/漏极扩散区下的片注入物结构也是如此，这种结构如美国专利No.5539352所公开的，可降低击穿电压阈值。
尽管衬底电流至少是在源极/衬底或漏极/衬底结的子区域内必须是正向偏压，以便接通寄生装置，但现在认识到，为了改进性能，必须在正向偏压或反向偏压下使发射极-基极结的较大部分成为导电的。此本征的基极区最好是显著的位于衬底表面之下，且尤为最好是位于其下至少0.3微米。
作为例示，图1以局部横剖图示明了半导体产品8，它具有例如以分隔开的关系形成的三种器件。这些器件是形成在经掺杂P型半导体层10的不同部分内，此半导体层10具有沿晶面形成的平面上表面12。层10中形成了多个N阱14，每个阱从表面12延伸到层12内，在层10的一个N阱中形成了横向双扩散的MOS晶体管(DLMOS)，提供了例如与产品8不同部分上制成的其他电路系统(未图示)相结合的电源转换功能。一般，LDMOS包括硅化的相分开的栅极22，此栅极22则包括侧壁隔件24，形成在轻掺杂的P体区28中的硅化N型源极区26、硅化的N型漏极区30。LDMOS 20的其他细节描述于2002年12月10日提交的相关申请序列No.10/315517，“具有改进的LDMOS设计的集成电路结构”中，该申请的内容已综合于此供参考。传统的可执行倒相器或逻辑功能的那种横向FET装置经示明为形成于层10的另一N阱14。装置40包括传统的硅化栅极结构42，它具有侧壁的绝缘丝44，环绕着它形成的自对准源极/漏极扩散区46具有的相关轻掺杂源极延伸部(LDD)48，从丝44之下延伸到N阱14内。装置40可按传统方式例如通过结绝缘、形成场氧化物或由浅沟道绝缘结构与其他装置绝缘、为简单起见，在所有附图中，这种绝缘是以场氧化物示明，但应知标号50指的是任何绝缘结构可设置的部位。装置40是P沟道FET而产品8可包括例如直接形成在层10内或在P阱内(形成在N阱中)的相辅N沟道FET装置，以提供CMOS电路系统。这种传统的N沟道横向FET并未在附图中示明。
依据本发明的最佳实施例，在层10的P型区内形成一ESD装置60。图2示明装置60的另一些器件。栅极结构62具有形成在氧化硅层62具有形成在氧化硅层66上的多晶硅导体64。与栅极结构62相对地形成有侧壁隔件丝70。N型源极/漏极扩散区72是由轻掺杂的漏极延伸部(LDD)76从扩散区72到栅极结构62之下形成。半导体结86部分地由各分开的源极/漏极扩散区72与层10的P区形成。
在所有附图中，标号32指形成有硅化物层的区域。硅化物层32形成于多晶硅导体64、扩散区72以及LDD76的未为隔离丝70覆盖的LDD76的相邻部分78之上。装置60还包括重掺杂的将P型扩散区80，后者从各N型源极/漏极区72延伸入层10并进到层10的基础P型部分之内。装置60最好还包括重掺杂的N型扩散区82，后者嵌套于P型区80内且定位成能在由P型扩散区80形成的结86的这部分加大N型净掺杂剂浓度。各个N型区82可以从上表面12延伸出，且最好在结86处形成峰值N型浓度。
图1示意给出的装置60连接一电压输入端子Vcc与一接地端子G-，可以设想将其他装置60(未图示)连接在半导体产品8的其他端子之间。
下面参看图3中装置60的局部示意图，各个结86具有一横向部分90和从横向部分90向上延伸到表面12的第二部分92、虽然结86具有由一或多个与区域72、76、80与82相关的扩散前缘形成的形状，但如图3所示的横向部分90大体上是沿与表面12平行的平面形成。对区域80与82的注入能量和所选择的热扩散循环会影响到所形成的pn结相对于横向结部分90的其他部分偏移，上述的部分92包括与这种平面处理相关的扩散前缘的特征弧形边缘。区域80与82各具有较高的不同导电类型的净掺杂剂浓度，各横向结部分包括一更深地延伸到层10内的较大子区96。与结86的其他部分比较，子区96的特征是具有较低的击穿电压。
举例来说，为典型的具有0.35微米线宽能力的制造工艺所提供的有代表性尺寸如下述。相对于图3的横剖图而言，子区96沿横向尺寸延伸0.55微米，此重掺杂结部分的总面积约为0.22平方微米。横向结部分90(包括子区96)沿横向尺寸延伸约1微米，得到总的结面积约0.355平方微米，参考图2的横剖图，对应的整个结86(包括LDD)沿横向延伸约1.7微米，提供了0.5平方微米的总的结面积。更普遍地说，子区96的横向尺寸最好为0.55～6微米，而整个结面积为0.5～4.2平方微米。
过去已知低击穿电压的较小结区可用来恰好触发上述结进入正向或反向偏压传导。这样，用来形成上述区域的注入操作，已通过小孔口如最小宽度的叠加接触窗口方便地完成，这些孔口亦即是在为了制成对源极/漏极区的金属接点而形成通路时构成的。窄的孔口通常宽约0.4微米，限定出将结触发为传导的窄的扩散区。但在高电压应力的事件下，这种小的扩散区能够导致金属钉入，特别是对于紧邻接触区T的小的P注入区，为将这些小的结区与本发明比较，根据形成小的结所通过的接触窗口的尺寸，估算出这种小的结区具有的相应横向尺寸为0.3～0.5微米，而所占据的重的掺杂结面积为0.06～0.15平方微米。
根据本发明，结的子区96比仅仅为了沿另外的高势垒触发低压传导所需的大。此子区96的尺寸最好能在层10内确定一大的有关较高热导率区的较低阻抗路径。因此，通过整个pn结86的大部分电流将流过一完全通过结的子区96的路径。这种典型的电流路径由图2中的实线箭头示明。
作为比较，在图4的有代表性的已有技术结构中，以阴影前头示明了相对于低热导率区的较高阻抗的电流路径。具体地说，阴影箭头指明邻近衬底表面的电流流向和通过未硅化的LDD部分，叠置于此较高电阻电流路径之上且紧邻半导体表面上方的是介电区D，它与传导区相互绝缘同时有助于相对传统电流路径的低热导率性质。
装置60的特点是在各个源极/漏极扩散区与相反电导率型的基础区之间的结的底部提供低电压的触发区。这样定位一大的触发区允许此装置能沿垂向(即进到层内的方向)经受大的电流，使得峰值温度发生在LDD区中且较远地离开栅极氧化物。
用来形成装置60的典型加工步骤序列示明于图5A～5C中。应知图示的某些步骤可以应用于衬底层10的其他部分，用来同时地和节约成本地制造其他的晶体管或无源器件。
沿P型层10的表面12形成场氧化物隔离区50，用传统方法于其上形成栅极结构62，热生长成氧化硅绝缘层66，再淀积上多晶硅来形成栅极导体64。可对导体64进行注入以实现所需的低薄层电阻。将光刻胶图案化，然后蚀刻层64与66以形成栅极结构62。参看图5A。
其次，根据最佳实施例，将此栅结构相对侧形成的区域100用光刻胶图案化，在栅极结构62与各相邻的隔离区50之间形成孔口。掺杂剂通过这些孔口注入，形成了图3所示的结86的低触发电压子区96。最好是使异质掺质注入物通过这些孔口，若是LDMOS装置例如装置20是与装置60同时制造，则异质掺杂的逆反应的注入物例如用于LDMOS源极区26与P体区28(参看图1)的，也可用来形成图2所示的装置60的P型区80和N型区82。
例如N型区82首先可以通过于30keV下按剂量3e15/cm2注入砷与LDD区26一起形成N型区82，然后通过于60keV下按剂量5e13/cm2～1e14/cm2注入硼与LDD体区28一起形成P型区80。之后除去光刻胶。这样部分形成的ESD装置40示明于图5B中，具有N型注入物102(对于区域82)和较深的P型注入物104(对于区域80)。
其次将拟在其上制造其他装置的选择区域用掩模屏蔽，用N型注入物106注入区域100中形成LDD区域76，例如用砷注入，在30～80keV下，剂量为1e13/cm2～6e13/cm2。然后例如由化学汽相淀积(CVD)厚达3000埃的氧化硅。氮化硅或它们的组合物，形成侧壁隔件丝70，继而进行传统的各向异性蚀刻。再参看图5B。已形成的LDD 76的后处理扩散深度约为0.2微米。可使用相同的注入来形成图1中器件中的LDD 48。
源/漏区72由图5C中所示成图案的光刻胶110所定出，以在区域100中形成开口112。这此开口由侧壁丝70相分离，并延伸到相同的隔离区50。通过在注入能为30～60keV下向开口注入砷注入剂116例如在1e15/cm2～6e15/cm2范围，形成源/漏区72。在除去光刻胶之后，全面沉积金属如钛、钴或钨，起反应形成硅化物区32，最好是在整个栅极导体64上、源/漏区72的整个暴露表面区上和没有被侧壁丝70覆盖的LDD区26的部分118(见图3)上。在所有热活化处理完成后，产生出图2的ESD装置结构。已形成的结86的最好深度(后扩散)是在较好范围0.2～0.5微米之间的0.4微米，但结86形成的深度可以在表面12之下0.7微米或更多。可以使用相同的注入116来形成装置40的源/漏区46。
接着在结构上沉积硅氧化物绝缘层90，并形成接触开口，以便如图1所示，在硅化物层40上设置金属接触点94形成恰当的连接。
本发明的优点及其它特点由于LDD区的部分118上形成有硅化物，形成的肖特基势垒在下面的部分118中产生一个场减小了导电性。除了应用异质掺杂形成宽的、低阈值电压结子区96外，图2实施例的优点还包括促进电流深入到半导体中如层10，同时还去除了选择阻挡硅化物形成的掩模步骤。也就是说，以往，形成ESD装置时是制止在漏极与LDD区等部分上生成硅化物来增强横向电流流过LDD。由此来提高此装置对ESD电流的处理能力。进行这类工作需要增加掩模处理步骤以防全面地形成硅化物，也加大了制造费用。根据本发明，可以在源极/漏极扩散区上包括LDD的扩散区上形成硅化物来构成肖特基二极管，以阻止给表面10的横向传导，同时使上述的垂向路径有更强的传导性。
过去，为了改进ESD装置中的横向导电性能，业已追加了ESD、LDD注入，结果是增大了LDD结的深度与电导率，从而减小了因ESD事件导致表面10附近的峰值温度。但本发明并不需由这种追加的ESD、LDD注入来改进ESD性能。按照这里所说明的，也可在半导体产品8上用于其他装置的P型注入物(例如形成装置20的区域28的P体注入物)，在结86的底部提供了低的触发电压，沿垂向驱动放电电流。这样，本发明的另一特点是不需要附加ESD装置特有的处理步骤就可提供改进的ESD保护装置。
一般，根据本发明的原理构成的装置增大了放电电流，能有可更好地进行ESD保护的电路系统。由于有较大的本征发射极区域例如装置60的N区域82，沿源极/漏极扩散区的底部例如在横向结部90处定位，发射极的电流就能更深地进入硅体之内。作为对比，沿向上延伸的结部92形成的较小的本征发射极区就会使电流限制到硅层10与栅极绝缘层66之间界面附近的一条窄的有效高电阻的路径上。如果沿表面10且在区域72与78之上形成肖特基势垒则将减少位于栅极绝缘层66附近的放电电流。
即使不用硅化物来沿着表面10提供势垒，也可将本发明的装置构成为让绝大部分ESD电流导引通过横向结部。在这种实施例中，源极/漏极区可以与侧壁绝缘结构如隔件丝70自对准而形成较紧凑的结构。
上述原理也可用来提高场氧化物的ESD能力。图6所示的典型场氧化物装置200形成于层10的P型区中，但它也可形成于P阱中。借助沿半导体表面210形成的分隔开的场氧化物结构202、204与206，形成了N+扩散区212，这些扩散区的各个最好相对于氧化物结构对(202，206)与(204，206)之一自对准。氧化物结构的对(202，206)与(204，206)每对中的各个与同对中的另一个分隔开约0.6微米。扩散区212例如可有约3微米的横向宽度。在各N+扩散区212与基本P层10的界面附近形成了宽的P型注入物220。
注入物220基本上进入P层10。由层10与扩散区212和220获得的净浓度形成了pn结226。区域212提供了较大的本征发射极而区域220提供了较大的本征基极，以在ESD事件中产生双极作用。与区域220相结合的各个区212最好具有至少0.7微米的横向宽度和形成至少0.28平方微米的结面积。
所示的区域212与220是不准直的(例如不是由同一掩模水平面形成的)或嵌套的，而另外的构型，如对于装置60所示明的则可能是较理想的。类似地，装置60可以由不同于上述的异质掺杂注入物构成，结果可能是导电型相反的扩散区是不对称形成的，或者没有一个扩散区相对于另一个是嵌套的。
利用具有大致与表面210平行的横向部分的结226，此较大本征发射极与基极的区域212与220形成了横向结部总面积的大部分。因此，在各N+区212与P区220之间有一重掺杂结区，在ESD事件中能提供宽和垂直的(相对于平面表面210)导电路径。
在表面210上，各个扩散区连接着两个不同金属接点230与232之一。这里的接点最好与形成对功能电路系统连接的接点有着相同宽度，如图所示，接点230与232可以连接源极与漏极的端子。上述接点与常规的介电材料238绝缘。若是在ESD事件中，有高电流、高电压的放电通过接点230或232之一，装置200就能提供垂直放电路径(相对于水平面210)而把电流传送到层10的体部区内。
虽然在上面说明的是NMOS装置，但根据本发明制备的半导体产品，对于任何所示的装置20、40与60以及CMOS实施例都可以包括PMOS装置。当一种装置被描述为形成于层(例如P层10)内时，就应认识到类似的装置可以形成于阱例如P型阱内；而当一种装置示明为形成于阱例如N型阱14内时，则应理解到类似的装置可以形成于具有N型掺杂剂一定深度的层的一个区域内，而这种层包括外延生长层。
在图1、2与3的说明中，为使表示简化，只示明了基于NMOSFET的ESD装置，它以NPN双极寄生作用来形成ESD导电路径。类似地，虽然示明了基于NPN双极寄生作用的场氧化物装置，但可包括相反导电型的装置。
对本发明的所有实施例而言，上述原理可以在所希望的电压阈值下，相对于面积效率、减少屏蔽步骤与峰值电流处理能力方面，用来优化ESD装置的性能。
所公开的结构与方法能提供改进的ESD性能。一般地说，通过将大的本征发射极或集电极区域定位于衬底的深部，可将大部分电流导引到沿垂向流动，使其不邻近半导体表面而非是在邻近半导体表面的横向中。
权利要求
1.一种半导体产品，它包括沿第一电导型的半导体衬底的平表面构造的装置，以提供静电放电保护，此装置包括第二导电型的第一与第二相分开的扩散区，每个区沿衬底表面形成，延伸到衬底内形成pn结，这些结中之一具有相对于平行于衬底表面平行的平面延伸的横向部分和从此横向部分朝衬底表面延伸的第二部分；在此横向部分中的具有比该第二部分基本低的击穿电压的一个充分大的区域，使得当通过此pn结导电时，通过该横向部分的最大电流密度大于通过该第二部分的最大电流密度。
2.根据权利要求1所述的装置，其中所述横向部分中的大部分具有比所述第二部分基本低的击穿电压，使得在ESD事情中，经过上述结的导电绝大部分是通过该横向部分发生的。
3.根据权利要求1所述的装置，其中通过上述pn结的横向部分的平均电流密度大于通过此pn结的第二部分的平均电流密度。
4.根据权利要求1所述的装置，其中所述各个结的横向部分包括第一导电型的扩散区，以相对于所述结的第二部分确立一低的击穿电压。
5.根据权利要求1所述的装置，其中所述pn结的深度为在衬底表面下的0.1～0.7微米。
6.根据权利要求1所述的装置，其中所述pn结的深度为在衬底表面下的0.3～0.5微米。
7.根据权利要求1所述的装置，其中所述第一与第二扩散区是在30～160keV的能量下按1e15～6e15/cm2的剂量注入砷形成。
8.根据权利要求1所述的装置，其中每个扩散区形成在衬底上的场氧化区和栅极结构之间。
9.根据权利要求1所述的装置，其中所述衬底包括沿其表面形成的第一、第二与第三场氧化物区，而上述第一与第二扩散区则分别形成在此第一与第三的和第二与第三的场氧化区之间。
10.根据权利要求8所述的装置，其中所述各第一与第二扩散区是与至少一个所述氧化物区自对准的。
11.根据权利要求1所述的装置，其中所述结的横向部分沿与平的衬底表面平行的方向延伸0.8～6微米的距离。
12.一种ESD保护装置，它沿第一导电型半导体衬底的平表面构造以提供静电放电保护，此装置包括沿此衬底表面形成且延伸到此衬底内形成pn结的第一与第二相分开的第二导电型的扩散区，所述pn结之一具有沿平行于衬底表面的方向延伸的横向部分和从此横向部分朝衬底表面延伸的第二部分；此横向部分包括一所具击穿电压基本低于上述结的第二部分的最低击穿电压的子区，此子区具有0.55微米的最低横向宽度以及一相对于整个pn结面积充分大的面积，得以在ESD事件中当此pn结传导电流时能载运大部分电流。
13.根据权利要求12所述的装置，其中在所述结的具有第一导电型的净电导率的一侧，上述子区的净掺杂剂浓度显著大于在此结的第二部分沿所述结的相同侧上的净掺杂浓度。
14.根据权利要求12所述的装置，其中当所述结为导电模式时，经此结流过的电流的大部分流过所述横向部分。
15.根据权利要求12所述的装置，其中当所述结为导电模式时，经此结流过的电流的大部分将流过所述子区。
16.一种半导体产品，在其上形成有ESD保护装置，此装置包括第一导电型的轻掺杂的半导体衬底，此衬底具有沿平面形成的上表面；沿此上表面形成的结构；第二导电型的第一与第二源极/漏极区，各形成在所述表面上且位于所述结构的不同侧，且各与此衬底形成pn结，各个pn结包括沿与此上表面平行方向延伸的横向部分和由此横向部分朝所述表面延伸的第二部分；第一导电型的注入区，它定位成能沿一横向部分提供较高的掺杂浓度，其中，在ESD事件中，所述保护装置的特征在于具有净的低电阻和有高的电流相对于所述结的第二部分流过此结的横向部分。
17.根据权利要求16所述的产品，其中所述沿该上表面形成的结构是EFT栅极结构。
18.根据权利要求16所述的产品，其中所述沿该上表面形成的结构是电绝缘隔离区。
19.根据权利要求16所述的产品，其中所述沿该上表面形成的结构是场氧化物绝缘区。
20.根据权利要求16所述的产品，它取集成电路构型，还包括从所述第一源极/漏极区朝所述结构延伸的第二导电型的第一轻掺杂区；与上述第一轻掺杂区接触以形成肖特基势垒的第一硅化物区；从该第二源极/漏极区朝栅极延伸的第二导电型的第二轻掺杂区；与第二轻掺杂区接触以形成肖特基势垒的第二轻掺杂区，使得在ESD事件中，所述保护装置具有这样的特征使高的电流流过所述此结的横向部分而使低的电流流过此结的第二部分。
21.一种形成具有ESD保护晶体管的垂直DMOS装置的方法，此方法包括下述步骤用掩模屏蔽第一极性型的衬底；形成相分开的表面隔离区；在相分开的表面隔离区之间形成绝缘栅极；对此栅极与表面隔离区之间表面区的选定部分进行异杂掺杂以在所述表面下形成反向掺杂分布来降低此异质掺杂部分下的击穿电压，而得将显著部分的击穿电流导引到此衬底表面之下并进入到异质掺杂区之间；以及在此栅极的两相对侧表面上形成源区与漏区。
全文摘要
图3中的装置(60)具有结(86)，各结有横向部分(90)和从此横向部分朝表面(12)延伸的第二部分(92)。横向部分(90)如图3所示大致是沿与表面(12)平行的平面形成。第二部分(92)包括与平面化工艺有关的扩散前沿的特征弧形边缘。由于区域(80与82)各具有不同导电型的较高净掺杂浓度，各横结向部分(90)包括较深进到层(10)内的子区(96)。与结(86)的其他部分比较，上述子区(96)的特征是具有较低的击穿电压，使得ESD电流开始时是沿垂50而不是沿横向导引。
文档编号H01L29/76GK1788349SQ200480013115
公开日2006年6月14日 申请日期2004年5月14日 优先权日2003年5月14日
发明者蔡军, 阿尔文·叙热曼, 史蒂文·派克 申请人:快捷半导体有限公司