专利名称：在半导体基底表面上具有低表面梯度的扩散埋层形成方法
技术领域：
本发明有关一种在半导体基底表面形成扩散埋层的方法；特别是有关于一种在半导体基底表面形成具有低表面梯度扩散埋层的方法。
背景技术：
在半导体元件中，常利用扩散埋层与自行对准金属硅化物的技术来达成高密度、高效能与低成本的目的。例如图1所示，是一具有扩散埋层及浅渠沟隔离区的传统快闪存储器元件的顶视示意图。一扩散埋层(buried diffusion layer)12形成于一半导体基底10表面中，以供做存储胞源极/漏极区。一字元线14形成于邻接扩散埋层12一例的半导体基底10上方。复数个浅渠沟隔离区16形成于半导体基底10中，以隔离每一存储胞。
图2是图1的一存储胞100沿L-L切线方向的截面示意图。存储胞100包括一供做字元线的控制栅极14、一浮置栅极142、一位于控制栅极14与浮动栅极142之间供捕捉电荷的中间氧化层144及一栅氧化层140位于浮动栅极142下方。漏极区12a是经由一接触18耦合至一位元线，及源极区12b是跨越复数个浅渠沟隔离区16连接其它源极区，而同时经由一共同接触20耦合至一虚接地(未示出)或其它元件，以在存储器的清除、写入及读取数据等步骤控制源极区的一作用电压。
图3是图1沿T-T切线方向的截面示意图，扩散埋层12跨越多个浅渠沟隔离区16a，形成多个相连通源极区，而连接至一共同接触20。一自行对准金属硅化物(未示出)形成于邻接扩散埋层12的浅渠沟隔离区16a的一表面上，以降低扩散埋层12的阻值。浅渠沟隔离区16a的深度约2000至5000埃。因此，若欲以离子植入方式形成扩散埋层12环绕浅渠沟隔离区16a周围及形成自行对准金属硅化物于浅渠沟隔离区16a表面上，将会面临一些问题需要克服。例如，掺杂离子将难以植入浅渠沟隔离区16a的陡削侧壁，并且由于不良的阶梯覆盖能力(poorstep coverage)，自行对准金属硅化物亦难形成于浅渠沟隔离区16a的侧壁上。
据此，亟待提供一种具低表面梯度(surface topology)的扩散埋层形成方法，其可克服上述习知的缺失，并且有利于自行对准金属硅化物形成于此扩散埋层表面上。
发明内容
本发明的主要目的是提供一种在半导体基底上具有低表面梯度的扩散埋层形成方法，其是使用一热氧化制程以降低后续形成于半导体基底中的浅渠沟表面梯度，以利于扩散埋层形成于浅渠沟周围。
本发明的另一目的是提供一种在半导体基底上具有低表面梯度的扩散埋层形成方法，其可利于一自行对准金属硅化物(salicide)形成于此扩散埋层上。
根据本发明一方面提供一种在半导体基底上具有低表面梯度的扩散埋层形成方法。形成一经图案蚀刻的第一介电层是形成于一半导体基底上，以供做一第一硬遮罩。执行一热氧化步骤，以形成复数个区域场氧化物于此半导体基底被暴露的部份。移除经图案蚀刻的第一介电层，及形成一经图案蚀刻的第二介电层于此些区域场氧化物及此半导体基底上，以供做一第二硬遮罩。执行一等向性蚀刻步骤，以蚀刻被暴露的区域场氧化物及半导体基底。移除经图案蚀刻的第二介电层及位于其下方的区域场氧化物，以形成复数个渠沟于半导体基底中。形成一扩散埋层于半导体基底中环绕此些渠沟。
借助本发明方法，可提供复数个具有低表面梯度的浅渠沟于半导体基底中，以利于以离子植入方法形成扩散埋层于此些浅渠沟周围。自行对准金属硅化物亦容易形成于此些浅渠沟周壁邻接此扩散埋层，以降低扩散埋层阻值。
图1是一传统快闪存储器元件的顶视示意图；图2是图1的一存储胞沿L-L切线方向的截面示意图；图3是图1的T-T切线方向的截面示意图；
图4是根据本发明一具体实施例形成的一半导体结构顶视示意图；图5A至图9A是沿图4的A-A切线方向的本发明具体实施例各制程步骤的截面示意图；图5B至图9B是沿图4的B-B切线方向的本发明具体实施例各制程步骤的截面示意图；图5C至图8C是沿图4的1-1切线方向的本发明具体实施例各制程步骤的截面示意图；及图6D至图8D是沿图4的2-2切线方向的本发明具体实施例各制程步骤的截面示意图。
具体实施例方式
本发明提供一热氧化制程以降低后续形成于一半导体基底中的复数个浅渠沟(shallow trenches)的表面梯度(topography)，以有利于一扩散埋层(buried diffusion layer)形成于此些浅渠沟周围，及自行对准金属硅化物容易形成于此些浅渠沟周壁邻接此扩散埋层。
本发明方法将借助由一具体实施例及配合附图于下文做一详细说明。
图5A至图9B是此一具体实施例的各制程步骤的各种截面示意图。图4是根据此一具体实施例的制程方法形成的一半导体结构的顶视示意图，其中复数个浅渠沟隔离区51形成于一半导体基底50上，及复数个扩散埋层52形成于半导体基底50中环绕此些浅渠沟隔离区51周围。图5A、6A、7A、8A及9A图是沿图4的A-A切线方向的各制程步骤截面示意图，图5B、6B、7B、8B图及9B图是沿图4的B-B切线方向的各制程步骤截面示意图，图5C、6C、7C、8C是沿图4的1-1切线方向的各制程步骤截面示意图，及图6D、7D、8D是沿图4的2-2切线方向的各制程步骤截面示意图。参照图5A，提供一具第一导电性的半导体基底50，其可以是一硅底材、锗底材及一砷化锗底材(germaniumarsenic substrate)。第一导电性可以是N型导电性及P型导电性任一者，其视所欲形成的半导体元件为N通道金属氧化物半导体晶体管或P通道金属氧化物半导体晶体管而定。以N通道金属氧化物半导体晶体管来说，是提供一P型半导体基底，而以P通道金属氧化物半导体晶体管来说，是提供一N型半导体基底。接下来，形成一第一硬遮罩层于此半导体基底50上。参照图5B及图5C，一氮氧化硅层501形成于半导体基底50上。此氮氧化硅层501可使用SiH4、N2O及N2做为反应气体，以化学气相沉积方法形成。之后，使用SiH2Cl2及NH3做为反应气体，在反应压力约0.1-1托及温度约700-800℃下，以低压化学气相沉积方法形成一氮化硅层502于氮氧化硅层501上。氮氧化硅层501用以提高氮化硅层502与半导体基底50之间的附着力。接着，以传统微影及蚀刻制程，图案蚀刻氮氧化硅层501及氮化硅层502，以形成第一硬遮罩层于半导体基底50上。参照图6A至图6D，使用第一硬遮罩做为一氧化罩幕，进行一热氧化制程以形成复数个区域场氧化物(field oxides)503于半导体基底50被暴露的部份。此热氧化制程可以是将芯片置入含有水气或氧气的高温环境中进行的湿氧化制程。接下来，参照图7A至图7D，使用磷酸溶液做为蚀刻剂，以湿蚀刻方法移除经图案蚀刻的氮氧化硅层501及氮化硅层502。之后，应用一浅渠沟隔离技术在此半导体基底50上。参照图8A至图8D，一氮氧化硅层504形成于区域场氧化物503及半导体中的硅基底50上。此氮氧化硅层504可使用SiH4、N2O及N2做为反应气体，以化学气相沉积方法形成。之后，使用SiH2Cl2及NH3做为反应气体，在反应压力约0.1-1托及温度约700-800℃下，以低压化学气相沉积方法形成一氮化硅层505于氮氧化硅层504上。氮氧化硅层504用以提高氮化硅层505与区域场氧化物503及半导体基底50之间的附着力。接着，形成一光阻层506于此氮化硅层505上，以传统微影及蚀刻制程，图案蚀刻氮化硅层505及氮氧化硅层504，以形成第二硬遮罩层于区域场氧化物503及半导体基底50上。之后，移除光阻层506。参照图9A及图9B，使用第二硬遮罩层做为一蚀刻罩幕，执行一等向性干蚀刻制程(isotropic dry etching process)，例如一反应性离子蚀刻制程，以蚀刻暴露的区域场氧化物503及半导体基底50。如此一来，即在沿图4的A-A切线方向及1-1切线方向方向，形成复数个具有低表面梯度的浅渠沟507于半导体基底50中。接着，移除经图案蚀刻的氮化硅层505及氮氧化硅层504。
再参照图9A，执行一离子植入步骤，以形成具有一第二导电性的一扩散埋层52环绕此些浅渠沟507周围，第二导电性电性相反于第一导电性。此扩散埋层52是供做后续形成的存储器元件的源极/漏极区。对于以N通道金属氧化物半导体晶体管组成的存储胞而言，是将剂量约1×1020原子/立方厘米的N型杂质例如磷原子植入浅渠沟507的周围，以形成扩散埋层52。相反地，对于以P通道金属氧化物半导体晶体管组成的存储胞而言，是将剂量约1×1020原子/立方厘米的P型杂质例如BF2+离子植入浅渠沟507的周围，以形成扩散埋层52。由于此些浅渠沟507具有低表面梯度，因此有利于掺质以离子植入方式植入浅渠沟507的侧壁。自行对准金属硅化物亦容易形成于邻接扩散埋层52的浅渠沟507一侧，以降低扩散埋层52的阻值。故借助本发明方法，可于半导体基底50上形成具低表面梯度的扩散埋层52。
以上所述仅为本发明的较佳实施例，并非以限定本发明专利保护范围；凡其它未脱离本发明所揭示的精神的情况下所完成的等效改变或修饰，均应包含在下述的本申请的权利要求范围内。
权利要求
1.一种在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其包括提供一具第一导电性的半导体基底；形成一第一介电层于该半导体基底上；图案蚀刻该第一介电层，以形成一第一硬遮罩；执行一热氧化步骤，以形成复数个区域场氧化物于该半导体基底被暴露的部份；移除经图案蚀刻的该第一介电层；形成一第二介电层于该等区域场氧化物及该半导体基底上；图案蚀刻该第二介电层，以形成一第二硬遮罩；执行一等向性蚀刻步骤，以蚀刻被暴露的该等区域场氧化物及该半导体基底；移除经图案蚀刻的该第二介电层及位于其下方的该等区域场氧化物，以形成复数个渠沟于该半导体基底中；及形成具有一第二导电性的一扩散埋层环绕该等渠沟，其中该第二导电性电性相反于该第一导电性。
2.如权利要求1所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的第一介电层包含氧化物或氮氧化硅。
3.如权利要求2所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的第一介电层形成之前，还包含形成一氮氧化硅层介于该半导体基底上。
4.如权利要求1所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的热氧化步骤系包含湿氧化法。
5.如权利要求2所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述经图案蚀刻的该第一介电层是使用磷酸溶液作为蚀刻剂，以湿蚀刻方法移除。
6.如权利要求1所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的第二介电层包含氮化硅。
7.如权利要求6所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的第二介电层形成之前，还包含形成一氮氧化硅层于该等区域场氧化物及该半导体基底上。
8.如权利要求1所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的扩散埋层是以离子植入方式形成。
9.一种在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其包括提供一具第一导电性的半导体基底；形成一第一氮氧化硅层于该半导体基底上；形成一第一氮化硅层于该第一氮氧化硅层上；图案蚀刻该第一氮化硅层及该第一氮氧化硅层，以形成一第一硬遮罩；执行一热氧化步骤，以形成复数个区域场氧化物于该半导体基底被暴露的部份；移除经图案蚀刻的该第一硬遮罩；形成一第二氮氧化硅层于该等区域场氧化物及该半导体基底上；形成一第二氮化硅层于该第二氮氧化硅层上；图案蚀刻该第二氮化硅层及该第二氮氧化硅层，以形成一第二硬遮罩；执行一等向性蚀刻步骤，以蚀刻被暴露的该等区域场氧化物及该半导体基底；移除该第二硬遮罩及位于其下方的该等区域场氧化物，以形成复数个渠沟于该半导体基底中；及形成具有一第二导电性的一扩散埋层环绕该等渠沟，其中该第二导电性电性相反于该第一导电性。
10.如权利要求9所述的在半导体基底表面上具有低表面梯度的扩散埋层形成方法，其特征在于所述的热氧化步骤包含湿氧化法。
全文摘要
一种在半导体基底表面上具有低表面梯度的扩散埋层形成方法。形成一第一硬遮罩于一半导体基底上，执行一热氧化步骤，以形成复数个区域场氧化物于此半导体基底被暴露的部分。移除第一硬遮罩，及形成一第二硬遮罩于此些区域场氧化物及此半导体基底上，执行一等向性蚀刻步骤，以蚀刻被暴露的区域场氧化物及半导体基底。移除第二硬遮罩及位于其下方的区域场氧化物，以形成复数个渠沟于半导体基底中。形成一扩散埋层于半导体基底中环绕此些渠沟。
文档编号H01L21/00GK1805116SQ20051000417
公开日2006年7月19日 申请日期2005年1月13日 优先权日2005年1月13日
发明者易成名, 陈辉煌, 高瑄苓 申请人:旺宏电子股份有限公司