专利名称：有受防护发射极－基极结的双极结晶体管的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件及其制造方法，具体地，本发明涉及一种含有互补性MOS(CMOS)晶体管和双极结晶体管(BJT)的半导体器件及其制造方法。
背景技术：
图13-22中所示的制造方法是一种用于的双极结晶体管的传统制造方法(例如，参照日本专利公开No.SHO-62-86752，其以引用的形式结合于本文)。
在图13中所示的方法中，在具有主表面的p型硅衬底1中，从主表面向下进入衬底形成n型集电极区域2。通过与在CMOS晶体管区域中形成p沟道MOS晶体管的n型阱相同的工艺形成n型集电极区域2。在形成具有对应于部分集电极区域2的元件开口(aperture)3a的场氧化膜3之后，在暴露在元件开口3a中的硅表面上形成薄氧化膜4。通过与在CMOS晶体管区域中形成场氧化膜的硅局部氧化(LOCOS)工艺相同的工艺形成氧化膜3，以及通过与在CMOS晶体管区域中形成栅氧化膜的热氧化法相同的工艺形成氧化膜4。
其次，在集电区2的表面层中，通过使用抗蚀剂掩模层5和场绝缘膜3作为掩模的离子注入工艺形成p型有源基区6。在该方法中，用抗蚀剂层5掩蔽CMOS晶体管区。离子注入工艺包括激活注入离子的热处理，并且该热处理可以在执行一次离子注入之后进行该热处理，或者可以在执行多次离子注入之后(例如，在执行所有的离子注入之后)进行。如果没有特别需要，就省去对激活热处理的说明。
在图14所示的步骤中，通过使用抗蚀剂层5作为掩模选择性蚀刻氧化膜3和4，以暴露有源基区6的主要表面区。其后除去抗蚀剂层5。
在图15所示的步骤中，通过化学气相淀积(CVD)在衬底上顺序沉积多晶硅层7A和氧化硅层8A。在沉积之后，在多晶硅层7A之中以1021cm-3的浓度掺杂形成发射区的n型杂质。
在图16中所示的工艺中，通过使用抗蚀剂层(未示出)作为掩模的蚀刻工艺以发射极电极形状构图多晶硅层7A和氧化硅层8A的叠层，由此在堆叠状态中留下多晶硅层7A的部分7和氧化硅层8A的部分8。
通过使用与在CMOS晶体管区中形成栅电极的方法相同的工艺执行图15和16中所示工艺。在图16中所示的工艺之后，在CMOS晶体管区域中，通过使用栅叠层(对应于多晶硅层7和氧化硅层8的叠层)作为掩模形成n沟道和p沟道MOS晶体管中至少一个的低浓度(p-型或n-型)源/漏扩展区。
在图17中所示的工艺中，在衬底的上表面上，通过CVD沉积氧化硅层9。在图18中所示的工艺中，通过反应离子蚀刻(RIE)回蚀刻氧化硅层9，以在多晶硅层7和氧化硅层8的叠层的侧壁上形成侧壁间隔9a和9b。侧壁间隔9a和9b均由剩余的氧化硅层9形成。通过与在CMOS晶体管区中形成侧壁间隔的工艺相同的工艺执行图17和18中所示的步骤。下文中将具有图18中所示的多晶硅层7、氧化硅层8和侧壁间隔9a和9b的结构称为发射极电极结构10。
在图19中所示的步骤中，使用抗蚀剂层11和绝缘膜3作为掩模通过离子注入法在集电区2的表面层中形成n+型集电极接触区12。通过使用与在CMOS晶体管区中形成n沟道MOS晶体管的n+型源/漏区的离子注入法相同的工艺形成n+型区。在除去抗蚀剂层11之后，通过使用发射极电极结构10的多晶硅层7作为扩散源，通过激活注入离子的热处理在有源基区6的表面层中形成n+型发射区13。
在图20中所示的步骤中，通过使用抗蚀剂层14作为掩模的离子注入工艺形成p+型外部基区15，该外部基区与有源基区6的部分区域重叠。通过使用与在CMOS晶体管区中形成p沟道MOS晶体管的p+型源/漏区的离子注入方法相同的方法形成p+型区15。其后除去抗蚀剂层14。
在图21中所示的步骤中，通过CVD在衬底的上表面上沉积氧化硅层16。
在图22中所示的步骤中，穿过氧化硅层16形成对应于发射极、基极和集电极的接触孔16e、16b、16c。依照通过除去发射极电极结构10的氧化硅层8暴露多晶硅层7的方法形成对应于发射极的接触孔16e。在衬底上表面上涂敷金属，例如Al合金，并构图涂层以形成发射极电极层17、基极电极层18和集电极电极层19。电极层17、18和19分别通过接触孔16e、16b和16c连接到多晶硅层7、外部基区15和集电极接触区12。
通过使用与在CMOS晶体管区中沉积氧化硅的方法相同的方法执行图21中所示的步骤。通过使用与在CMOS晶体管区中形成电极的方法相同的方法执行图22中所示的步骤。
上述传统技术需要双极性晶体管制造方法特有的步骤(不能用于CMOS晶体管工艺的步骤)，即，图13的有源基区形成步骤和图14的氧化膜除去步骤，和并且该传统方法具有大量增加的步骤。
在图16中所示的工艺中构图多晶硅层7和氧化硅层8的叠层的干法蚀刻过程中，有源基区6的表面暴露于蚀刻并受到损坏。因此，当在如图19中所示的有源基区6的表面层中形成发射区13时，发射区13与基区6之间的pn结处的漏电流增加，且电流放大因子hFE降低。
发明内容
本发明的目的是提供一种包括具有受防护的发射极-基极结的双极结晶体管的半导体器件及其制造方法。
本发明的另一目的是提供一种包括CMOS晶体管、以及具有受防护的发射极-基极结的双极结晶体管的半导体器件，以及提供一种在不过分增加制造步骤的数量的情况下的制造该半导体器件的方法。
根据本发明的一个方面，提供一种包括双极结晶体管的半导体器件，包括具有主表面的半导体衬底；从所述主表面在所述半导体衬底中形成的第一导电类型的集电区；从所述主表面在所述集电区中形成的与所述第一导电类型相反的第二导电类型的基区；从所述主表面在所述基区中形成的所述第一导电类型的发射区，形成到达所述主表面发射极-基极结；以及在到达主表面的所述发射极-基极结上方形成的结保护结构，包括形成在所述主表面上的绝缘体膜和形成在所述绝缘体膜上的导电层。
优选地，半导体器件包括CMOS晶体管，CMOS晶体管包括从所述主表面在所述半导体衬底中形成的第一和第二导电类型的第一和第二阱；形成在所述第一和第二阱上的第一和第二绝缘栅结构，该缘栅结构包括形成在所述第一和第二阱上的第一和第二栅绝缘膜、形成在所述第一和第二栅绝缘膜上并具有侧壁的第一和第二导电电极、和形成在所述第一和第二导电电极的侧壁上的第一和第二侧壁间隔；以及形成在所述第一和第二绝缘栅结构两侧上的所述第一和第二阱中，并具有第二和第一导电类型的第一和第二源/漏区；其中所述的结保护结构具有与所述第一和第二绝缘栅结构之一相同、并同时形成的组成元件。优选地，集电区和第一阱同时形成，所述发射区和所述第二源/漏区同时形成。基区具有暴露在场绝缘膜的基极开口中的主表面处的表面，结保护结构具有基极开口内的闭环结构，发射区形成在闭环结构限定的区域中，并且具有达到结保护结构下面的主表面的发射极-基极结。结保护结构穿过限定在基极开口中的基区，发射区形成在结保护结构和场绝缘膜限定的区域中。并且具有达到结保护结构和场绝缘膜下面的主表面的发射极-基极结。
根据本发明的另一方面，提供了一种制造包含CMOS晶体管和双极结晶体管的半导体器件的方法，包括如下步骤(a)准备具有主表面的半导体衬底(b-1)从主表面在半导体衬底中同时形成第一导电类型的集电区和第一导电类型的第一阱；(b-2)从主表面在半导体衬底中形成与所述第一导电类型相反的第二导电类型的第二阱；(c)从主表面在集电区中形成第二导电类型的基区；(d)在所述第一和第二阱上形成第一和第二绝缘栅结构，和在所述基区上形成具有与所述绝缘栅结构之一相同组成元件的结保护结构；(e-1)在所述第一绝缘栅结构的两侧于所述第一阱中形成第二导电类型的第一源/漏区；以及(e-2)在所述第二绝缘栅结构两侧于所述第二阱中形成第一导电类型的第二源/漏区，和在基区中的第一导电类型的发射区，并具有达到所述结保护结构下的主表面的发射极-基板结，所述第二源/漏区和发射区同时形成。
优选地，第一和第二绝缘栅结构和结保护结构各自包括形成在主表面上的绝缘膜、形成在绝缘膜上的导电层和形成在所述导电层的侧壁上的绝缘材料的侧壁间隔。当结保护结构具有闭环结构时，发射区形成在由闭环结构围绕的区域中或形成在闭环结构外侧的区域中。当结保护结构穿过暴露在场绝缘膜的基极开口中的基区时，发射区形成在由结保护结构和场绝缘膜限定的区域中。
根据该制造方法，仅仅形成基区的工艺是双极结晶体管的特殊形成工艺，其它工艺与互补性MOS晶体管的形成工艺相同。
由于降低了发射极-基极pn结处的漏电流，因此改善了电流放大因子HFE。由于降低了基极电阻，所以改善了高频特性。由于除了基区形成工艺之外的工艺均使用与互补型MOS晶体管制造工艺相同的工艺，减少了制造工艺的数量。
图1是示出了根据本发明的实施例的BiCMOSIC的双极性晶体管区的截面图。
图2是示出了图1中所示的双极性晶体管区的结保护结构和其附近区域的放大截面图。
图3A-3C是示出了图1中所示的双极性晶体管区的结保护结构和电极的布局的平面图。
图4A和4B至图10是图示根据本发明的实施例制造半导体器件的方法的截面图。
图11是示出了发射区和基极接触区的变化的截面图。
图12是示出了基极接触区与结保护结构之间的布线的变化的截面图。
图13是图示传统双极结晶体管制造方法的有源基区形成方法的截面图。
图14是图示图13中所示的方法之后的LOCOS方法的截面图。
图15是图示图14中所示的方法之后的多晶硅淀积工艺和氧化硅淀积工艺的截面图。
图16是图示在图15所示的工艺之后，形成氧化硅和多晶硅层的叠层的构图工艺的截面图。
图17是图示图16所示的工艺之后的氧化硅淀积工艺的截面图。
图18是图示图17中所示的工艺之后的深蚀刻工艺的截面图。
图19是图示在图18所示的工艺之后的形成集电极接触区和发射区的方法的截面图。
图20是图示在图19所示的工艺之后延伸基区形成方法的截面图。
图21是图示图20所示的工艺之后氧化硅淀积工艺的截面图。
图22是图示在图21中所示的方法之后电极形成工艺的截面图。
图23是示出了根据本发明人的研究的双极结晶体管的实例的截面图。
图24是示出了根据本发明人研究的双极结晶体管的另一实例的截面图。
具体实施例在描述实施例之前，将描述本发明人的初步研究。
图23示出了本发明人在研究过程中制造的双极性晶体管的实例。在该实例中，步骤的数量减少了。
在p型硅衬底20的一个主表面层上，形成n型集电区21和p型隔离区22。通过使用在CMOS晶体管区中形成p沟道MOS晶体管的n型阱的离子注入工艺形成n型区21。通过使用在CMOS晶体管区中形成n沟道MOS晶体管的p型阱的离子注入工艺形成围绕n型区21的p型区22。
在衬底20的表面上形成场氧化膜23，场氧化膜23具有发射极/基极孔23a和集电极接触孔23c。通过使用在CMOS晶体管区中形成场氧化膜的选择氧化工艺形成氧化膜23。
通过使用抗蚀剂层(未示出)作为掩模的离子注入工艺在对应于发射极/基极孔23a的位置处n型区21的表面层中形成p型基区24。其后，在基区24的局部区域中形成n+型发射区25。在对应于集电极接触孔23c的位置处集电区21的局部区域中形成n+型漏极接触区26。通过使用在CMOS晶体管区中形成n沟道MOS晶体管的n+型源/漏区的离子注入工艺形成n+型区25和26。
其次，通过使用抗蚀剂层(未示出)作为掩模的离子注入工艺在基区24的另一区域中形成p+型基极接触区27。通过使用在CMOS晶体管区中形成p沟道MOS晶体管的p+型源/漏区的离子注入工艺形成p+型区27。
仅有形成基区24的步骤致力于形成图23中所示的双极性晶体管，由此减少了步骤的数量。然而，当在具有LDD结构的CMOS晶体管区中的每个栅电极层的侧壁上形成侧壁间隔时，基区24的表面暴露于蚀刻并受到损坏。因此，发射区25与基区24之间的通过pn结(发射极-基极结)的漏电流增加，不可避免地降低了电流放大因数hFE。
图24示出了在本发明人研究过程中制造的双极性晶体管的另一实例。在该实例中，减少了步骤数量，另外，降低了通过发射极-基板结的漏电流。
图24中所示的双极性晶体管的特点在于形成具有发射极孔23e和基极接触孔23b的场氧化膜23，和在对应于孔23e和23b的位置处基区24的表面层中形成n+型发射区25和p+型基极接触27。氧化膜23的一部分23A存在于发射区25与基极接触区27之间。
在图24中所示的双极性晶体管中，由于发射区25与基区24之间的pn结终止于氧化膜23的底部，所以即使发射极孔23e中的硅表面暴露于用于形成侧壁间隔的干法蚀刻，也不会破坏发射极-基极结。因此减少了通过发射极-基极结的漏电流并提高了电流放大因子hFE。然而，由于氧化膜23A存在于发射区25与基极接触区27之间，所以增加了基极电阻并降低了高频特性。
即，如果在形成氧化膜23和23A之后执行用于形成基区24的杂质离子注入，那么就减少了经氧化膜23A注入到n型区21的杂质的数量并增加了基极电阻。如果在形成氧化膜23和23A之前执行用于形成基区24的杂质离子注入，那么因为许多双极性晶体管是npn型的并且硼经常用作基区中的杂质，所以在氧化工艺或氧化之后的热工艺的过程中在氧化膜23A中俘获了硼原子，即，产生偏析现象。恰好在氧化膜23A之下的基区24中的硼浓度因此降低，基极电阻增大。
图1示出了根据本发明实施例的BiCMOSIC(包括双极结晶体管和CMOS晶体管的集成电路)的双极结晶体管区。图2是示出了图1中所示的双极性晶体管区的结保护结构及其附近区域的放大图，图3A是示出了图1中所示的双极性晶体管区的结保护结构和电极的布置图。图1是沿图3A中所示的线A-A’的横截面图。
在例如由p型硅形成的半导体衬底30的主表面层中，形成n型集电区33并围绕着n型区33形成p型隔离(元件隔离)区35。pn结形成在n型区33与p型衬底30之间和n型区33与p型区35之间。通过使用与在CMOS晶体管区中形成p沟道MOS晶体管的n型阱的离子注入法相同的方法形成n形区33。通过使用与在CMOS晶体管区中形成n沟道MOS晶体管的p型阱的离子注入法相同的方法形成p型区35。p型衬底的p型区不需要覆盖整个衬底区，但如果p型区具有至少允许BiCMOSIC形成在主表面一侧上的厚度，就足够了。
氧化硅的场绝缘膜38形成在衬底30的主表面上，场绝缘膜38具有基极开口38c和集电极接触开口38d。例如，通过使用与在CMOS晶体管区中形成场绝缘膜的LOCOS方法相同的方法形成绝缘膜38。该绝缘膜可以通过另一种方法形成，即沟槽隔离(TI)方法，通过该方法在衬底30的主表面层上形成沟槽并形成场绝缘膜，通过化学气相淀积(CVD)将例如氧化硅的绝缘膜掩埋在沟槽中。
通过离子注入工艺在部分的集电区33中形成p型基区44，该部分对应于绝缘膜38的基区开口38c。结保护结构50B形成在基区44的表面上，围绕着闭环结构中的基区44的一部分(形成发射区的位置)。
结保护结构50B如图2中所示包括氧化硅等的绝缘薄膜40c；形成在绝缘薄膜40c上的掺杂多晶硅等的导电层50；覆盖在导电层50的内和外侧壁并形成在绝缘薄膜40c上的绝缘侧壁间隔72和74。通过使用与在CMOS晶体管区中使用的栅绝缘膜形成工艺、栅电极形成工艺和侧壁间隔形成工艺相同的方法形成绝缘薄膜40c、导电层50和侧壁间隔72和74。
通过使用结保护结构50B作为杂质掺杂的标记(采用相对于结保护结构50B的自对准方式)在结保护结构50B内的部分基区44中形成n+型发射区82。发射区82与基区44之间的发射极-基极pn结终止于结保护结构50B的绝缘薄膜40c的底表面，如图1和2中所示。换句话说，衬底表面处的发射极-基极结由结保护结构50B覆盖并由结保护结构50B保护。n+型集电极接触区84形成于集电区33的另一部分中对应于绝缘膜38的集电极接触孔38d的区域。通过使用与在CMOS晶体管区域中形成n沟道MOS晶体管的n+型源/漏区的离子注入工艺相同的方法形成n+型区82和84。
通过使用结保护结构50B作为杂质掺杂掩模(采用相对于结保护结构50B的自对准方式)在结保护结构50B外侧的基区44的另一部分中形成p+型基极接触区92。通过使用与在CMOS晶体管区中形成p沟道MOS晶体管的p+型源/漏区的离子注入工艺相同的方法形成p+型区92，以具有比基区44更高的杂质浓度。
在衬底30的主表面上，形成覆盖了绝缘膜38、结保护结构50B、n+型区82和84以及p+型区92的氧化硅等的层间绝缘膜94。绝缘膜94具有穿过其形成在对应于发射区82、集电极接触区84和基极接触区92的区域中的接触孔。
发射极电极108经对应的接触孔连接到发射区82。发射极电极108在绝缘膜94上形成单层，并以如图3A中所示的3×4＝12个区域连接到发射区82。基极电极110经对应的接触孔连接到基极接触区92。基极电极110在绝缘膜94上形成单层，并以如图3A中所示的5个区域连接到基极接触区92。可以增加基极电极110的接触区的数量以使它们围绕结保护结构50B。集电极电极112经对应的接触孔连接到集电极接触区84。集电极电极112在绝缘膜94上形成单层并以如图3A所示的五个区域连接集电极接触区84。可以根据需要增加或减少半导体和每个电极之间的接触的数量，且优选使用多个接触。
在对应于结保护结构50B的导电层50的部分表面区域的区域中穿过绝缘膜94形成接触孔。导线114经接触孔将导电层50电连接到基极电极110。在绝缘膜94上形成覆盖电极108至112和导线114的氧化硅、氮化硅等的表面保护膜200。
在形成双极性结晶体管中，通过使用具有闭环结构的结保护结构50B作为杂质掺杂掩模形成发射区82，因此在结保护结构50B的绝缘薄膜40c的底表面处终止发射极-基极pn结。即使结保护结构50B内部分的基区44(待形成发射区的位置)暴露于干法蚀刻，恰好在结保护结构50B下方的区域被遮蔽而免于干法蚀刻。因此减少了发射极-基极pn结处的漏电流。
即使在形成基区44时硼用作导电类型确定杂质，在发射区82和基区44之间的pn结上方形成结保护结构50B时也不发生析出(precipitation)现象。因此，基区44的杂质浓度没有降低。在这种状态下，通过使用结保护结构50B作为杂质掺杂掩模形成具有较高杂质浓度的基极接触区92，使得基极电阻降低。
此外，结保护结构50B的导电层50经导线114和基极电极110连接到基极接触区92，由此基本上将导电层50设定为与基区44相同的电势，并防止导电沟道形成在恰好在导电层50之下的半导体表面层中。
如图3B所示，可以颠倒发射区82和基极接触区92的位置。即，代替基极接触区92，在结保护结构50B的外侧形成n+型发射区82；代替发射区82，在结保护结构内侧形成p+型基极接触区92。在这种情况下，发射极-基极pn结终止于结保护结构50B的绝缘薄膜40c的底表面处和场绝缘膜38的底表面处。电极108用作基极电极，且该基极电极经导线114连接导电层50。电极110用作发射极电极，发射极电极的大量接触由结保护结构50B围绕。
如图3C所示，结保护结构50B可以具有限定多个区域的闭合网路结构来形成多个n+型发射区82。采用该结构，可以实现多发射极型双极结晶体管。
其次，参照图4A至10，结合CMOS晶体管制造方法对图1所示的双极结晶体管的制造方法作出说明。图4A、5和6A至9A显示图1所示的双极结晶体管，图4B、6B至6D和7B至9B显示CMOS晶体管。
在图4A至4B所示的方法中，在制备p型硅半导体衬底30之后，通过离子注入工艺在衬底30中从其一个主表面形成n型阱32，如图4B所示；与此同时，通过相同的离子注入工艺在衬底30中从其主表面形成n型集电区33，如图4A所示。如图4B所示，通过离子注入工艺在衬底30中形成p型阱34；与此同时，通过使用相同的离子注入工艺形成围绕与其接触的集电区33的p型隔离区35。
其次，衬底30的主表面经LOCOS形成氧化硅的场氧化膜38。场氧化层38具有对应于图4B所示的CMOS晶体管区中的阱32和34的晶体管开口38a和38b、以及具有在图4A所示的双极结晶体管区中对应于集电区33的一部分的基极开口38c和对应于集电区33的另一部分的集电极接触开口38d。
此后，对衬底30的主表面进行热氧化处理以在如图4B所示的CMOS晶体管区域中的开口38a和38b中的半导体表面上形成氧化硅的栅绝缘膜40a和40b；与此同时，对衬底30的主表面进行相同的热氧化处理以在如图4A所示的双极结晶体管区域中的开口38c和38d中的半导体表面上形成氧化硅的绝缘薄膜40c和40d。
在图5所示的工艺中，通过光刻工艺在衬底30的上表面上形成光致抗蚀剂层42，该光致抗蚀剂层42具有暴露基极开口38c和在基极开口38c外围区域中的部分绝缘膜38的开口42c。在CMOS晶体管区中，如图4B所示，光致抗蚀剂层42覆盖晶体管开口38a和38b以及绝缘膜38。通过使用光刻胶层42作杂质掺杂掩模执行硼(p型导电确定杂质)离子注入工艺，以在对应于基极开口38c的集电区33的一部分中形成p型基区44。其后除去光致抗蚀剂层42。在中央区域由于硼离子经绝缘薄膜40c注入，所以基区44相对较深；在外围区域由于硼离子经较厚绝缘薄膜38注入，所以基区44相对较浅。
在图6A和6B所示的工艺中，通过CVD在衬底30的上表面上沉积多晶硅层之后，使用抗蚀剂52作为掩模通过干法蚀刻工艺构图多晶硅层。在图6B所示的CMOS晶体管区中，在栅绝缘膜40a和40b上形成由剩余多晶硅层构成的栅电极层46和48。与此同时，在图6A所示的双极结晶体管区中，通过使用与用于CMOS晶体管区的CVD工艺和光刻/干法蚀刻工艺相同的工艺在绝缘膜40c上形成由剩余多晶硅层构成的导电层50。导电层50具有围绕部分基区44的闭环结构。
如图6C所示，在衬底30上形成抗蚀剂层57，该抗蚀剂层具有对应于CMOS晶体管区中的晶体管开口38b的开口57b。双极结晶体管区由抗蚀剂层57覆盖。通过使用栅电极48和绝缘膜38作为杂质掺杂掩模，执行磷(n型导电确定杂质)离子注入工艺，以在栅电极层48的两侧的p型阱34的表面层中形成n-型源区54和n-型漏区56。在该工艺过程中，由于磷掺杂入栅电极层(多晶硅层)48，所以电极层48的电阻稍微降低。其后除去抗蚀剂层57。该漏区通常被称为LDD区。在磷离子注入工艺中，也可以将磷掺杂到双极结晶体管区中的导电层(多晶硅)50中。
在图6D所示的工艺中，通过光刻工艺在衬底30的上表面上形成抗蚀剂层58，抗蚀剂层58具有对应于晶体管开口38a的开口58a。双极结晶体管区由抗蚀剂层58覆盖。通过使用栅电极层46和绝缘膜38作为杂质掺杂掩模，执行BF2(p型导电确定杂质)离子注入工艺以在栅电极层46的两侧的n型阱32的表面层中形成p-型源区60和p-型漏区62。在这种情况下，由于BF2掺杂入栅电极层(多晶硅层)46，所以电极层46的电阻稍微降低。其后除去抗蚀剂层58。该漏区62通常被称为LDD区。
接着，在图7A和7B所示的工艺中，在衬底30的上表面上通过CVD沉积氧化硅层之后，通过干法蚀刻工艺回蚀刻氧化硅层。因此，在图7B所示的CMOS晶体管区中，形成由剩余氧化硅层构成的绝缘侧壁间隔64、66、68和70；与此同时，在图7A所示的双极结晶体管区中，通过使用与用于CMOS晶体管区的氧化硅淀积工艺和干法蚀刻工艺相同的工艺形成绝缘侧壁间隔72和74。在干法蚀刻工艺中，蚀刻栅绝缘膜40a以留下在晶体管开口38a内其上堆叠栅电极层46和侧壁间隔64和66的栅绝缘膜部分；蚀刻栅绝缘膜40b以留下在晶体管开口38b内其上堆叠栅电极层48和侧壁间隔68和70的栅绝缘膜部分；蚀刻栅绝缘膜40c以留下在基极开口38c内其上堆叠导电层50和侧壁间隔72和74的绝缘薄膜部分。
形成在栅绝缘膜40a上的侧壁间隔64和66以覆盖栅电极层46的侧壁。下文中将包括栅绝缘膜40a、栅电极层46和侧壁间隔64和66的结构表述为栅电极结构46G。设置穿过晶体管开口38a中的阱32的栅电极结构46G。形成在栅绝缘膜40b上的侧壁间隔68和70以覆盖栅电极层48的侧壁。下文中将包括栅绝缘膜40b、栅电极层48和侧壁间隔68和70的结构表述为栅电极结构48G。设置穿过晶体管开口38b中的阱34的栅电极结构48G。形成在栅绝缘膜40c上的侧壁间隔72和74以覆盖导电层50的侧壁并形成在闭环结构中。下文中将包括栅绝缘薄膜40c、导电层50和侧壁间隔72和74的结构表述为结保护结构50B。结保护结构50B形成为围绕基极开口38c内的部分基区44的闭环结构。
其次，在图8A和8B所示的工艺中，通过光刻工艺在衬底30的上表面上形成抗蚀剂层76。该抗蚀剂层具有如图8B所示对应于晶体管开口38b的开口76b和如图8A所示对应于结保护结构50B的内部开口50b(基极开口38c的一部分)的开口76c和对应于集电极接触孔38d的开口76d。抗蚀剂层76的开口76c形成以暴露结保护结构50B的导电层50。通过使用抗蚀剂层76、栅电极结构48G、结保护结构58B和绝缘膜38作为杂质掺杂掩模，执行砷(n型导电确定杂质)离子注入工艺。因此，在图8B所示的CMOS晶体管区中，在栅电极结构48G的两侧上分别形成重叠n-型源区54和n-型漏区56的n+型源区78和n+型漏区80。在图8A所示的双极结晶体管区中，分别通过使用与用于CMOS晶体管区的离子注入工艺相同的工艺，在基区44的一部分中对应于结保护结构50B的内部开口50b的区域中形成n+型发射区82，在对应于集电极接触开口38d的区域中形成n+型集电极接触区84。尤其在用于激活注入离子的热处理之后，发射区82与基区44之间的pn结终止于结保护结构50B的绝缘薄膜层40c的底表面。由于将砷掺杂到栅电极结构48G的栅电极层48和结保护结构50B的导电层(多晶硅层)50，所以减少了电极层48和导电层50的电阻。其后除去抗蚀剂层76。
在图9A和9B所示的工艺中，通过光刻工艺在衬底30的上表面上形成抗蚀剂层86。该抗蚀剂层具有如图9B所示对应于晶体管开口38a的开口86a和如图9A所示对应于结保护结构50B的外部开口50c(基极开口38c的另一部分)的开口86c。通过使用抗蚀剂层86、栅电极结构46G、结保护结构50B和绝缘膜38作为杂质掺杂掩模，执行BF2离子注入工艺。因此，在图9B所示的CMOS晶体管区中，在栅电极结构46G的两侧上分别形成重叠p-型源区60和p-型漏区62的p+型源区88和p+型漏区90。在图9A所示的双极结晶体管区中，通过使用与用于CMOS晶体管区的离子注入工艺相同的工艺，在基区44的另一部分中对应于结保护结构50B的外部开口50c的区域中形成p+型基极接触区92。由于将BF2掺杂到栅电极结构46G的栅电极层46中，所以减少了电极层46的电阻。其后除去抗蚀剂层86。
其次，在图10所示的工艺中(也参照图1)，通过CVD在衬底30的上表面上形成氧化硅等的层间或层级间绝缘膜94，该层间绝缘膜覆盖绝缘膜38、栅电极结构46G和48G、结保护结构50B、n+型区78、80、82和84以及p+型区88、90和92。通过使用抗蚀剂层作为掩模的干法蚀刻穿过绝缘膜94形成接触孔，这些接触孔形成在对应于源区78和88、漏区80和90、栅电极层46和48、发射区82、基极接触区92、集电极接触区84和导电层50的区域。
在通过溅射等在衬底30的上表面上沉积例如Al合金的导电层之后，通过使用抗蚀剂层作为掩模的干法蚀刻工艺构图导电层以形成源电极96和102、漏电极98和104、栅极导线100和106、发射极电极108、基极电极110、集电极电极112和导线114。源极电极96和102分别通过对应的接触孔与源区78和88连接。漏极电极98和104分别通过对应的接触孔与漏区80和90连接。栅极导线100和106分别经对应的接触孔与栅极电极层48和46连接。发射极电极108、基极电极110和集电极电极112分别经对应的接触孔连接到发射区82、基极接触区92和集电极接触区84。导线114经对应的接触孔与导电层50连接，使得导电层50连接到基极电极110。
根据上述的双极结晶体管的制造方法，仅仅图5所示的基区形成工艺是双极结晶体管制造方法的特有工艺，其余工艺与CMOS晶体管制造工艺相同，因此可以显著减少步骤数量。
图11显示发射区和基极接触区的变化。在图11中，用相同的数字表示与图1和2所示的数字相似的元件，并省略其说明。
图11所示的双极结晶体管与图1和2所示的不同点在于在场绝缘膜38的基极开口38c中形成穿过基区的结保护结构50B和通过使用结保护结构50B(和抗蚀剂掩膜)作为杂质掺杂掩模(采用相对于结保护结构50B的自对准方式)形成n+型发射区82和p+型基极接触区92。
结保护结构50B的绝缘薄膜40c、导电层50和侧壁间隔72和74都穿过基区形成。在结保护结构50B的相对一侧上的部分基区中形成发射区82和基极接触区92。
发射区82与基区44之间的pn结终止于结保护结构50B的绝缘薄膜40c的底表面和绝缘膜38的底表面。因此，即使当形成侧壁间隔72和74时结保护结构50B的一侧上的部分基区44(待形成发射区的位置)暴露于干法蚀刻，恰好在结保护结构50B下方的区域和恰好在绝缘膜38下方的区域免于干法蚀刻。因此减少了发射极-基极pn结处的漏电流。
即使当形成基区44时硼用作导电类型确定杂质，当在基区44上方形成结保护结构50B时也不发生析出现象。因此，基区44的杂质浓度没有降低。在这种状态下，通过使用结保护结构50B作为杂质掺杂掩模形成具有较高杂质浓度的基极接触区92，由此使得基极电阻降低。
此外，与图1所示的相似，结保护结构50B的导电层50经导线114和基极电极110连接基极接触区92，由此基本上将导电层50设定为与基区44相同的电势，并防止恰好在导电层50之下的半导体表面层中产生导电沟道。
在制造图11所示的双极结晶体管中，将结保护结构50B的图案从围绕部分基区44的闭环结构变化为穿过基区44的条形图案，参照图4A至10描述的双极结晶体管制造方法的图6A和7A所示的结保护结构的形成工艺。因此，通过使用与参照图4A至10描述的制造方法类似少的工艺制造图11所示的双极结晶体管。
在图11所示的双极结晶体管区中，在结保护结构50B下面的发射区82的一侧上形成n-型发射区55，并在结保护结构50B下面的基极接触区92的一侧上形成p-型基极接触区63。在形成该结构中，将在图6C所示的工艺中形成的抗蚀剂层57修改为具有与图8A所示的抗蚀剂层相似的掩模图案。其后，通过使用抗蚀剂层57作为杂质掺杂掩模，通过使用与形成n-型区54和56的磷离子注入相同的工艺形成n-型发射区55(和n-型集电极接触区)。将磷也掺杂到导电层50。在图6D所示的工艺中，抗蚀剂层58具有与图9A所示的抗蚀剂层86相似的掩模图案。其后，通过使用抗蚀剂层58作为杂质掺杂掩模，通过使用与形成p-型区60和62的BF2离子注入相同工艺形成p-型基极接触区63。
当采用上述方式形成发射区55和基极接触区63时，形成抗蚀剂层的光刻工艺使用与图8A和6C所示的工艺中以及在图9A和6D所示的工艺中相同的光掩膜。光掩模的数量得以减少。当形成n-型区57时省略磷离子掺杂导电层50。可以单独地形成发射区55或基极接触区63。为了将pn结深入结保护结构之下，发射区55是有效的。相似的修改应用于图1至10所示的图12显示基极接触区和结保护结构之间的导线的变化。在图12中，用相同的参考数字表示与图1和2所示相似的元件，并省略其说明。
图12所示的双极结晶体管与图1和2所示的不同点在于在结保护结构50B的发射区82、基极接触区92和导电层50上形成硅化钛等的难熔金属硅化物层116，118和120，和通过钛等的硅化物形成金属层122互连硅化物层118和120，以及发射极电极108和基极电极110分别连接硅化物层116和118。与图1所示的双极结晶体管的导线114相似，可以防止恰好在导电层50之下的半导体表面层产生导电沟道。也可以以较小的接触电阻将发射极电极108和基极电极110分别连接到发射区82和基极接触区92。
通过硅化工艺实现图12所示的电极/导线结构。在图9A和9B所示的工艺中，在除去抗蚀剂层86之后，通过溅射等在衬底30的上表面上沉积硅化物形成金属层，例如钛层。使衬底进行用于硅化的热处理，使钛层与栅电极层46和48、导电层50、n+型区78、80、82和84、p+型区88、90和92反应以形成硅化物层。选择性蚀刻并除去未反应的硅化物形成金属层，以在硅化物层118和120之间留下硅化物形成金属层122。
参照图12描述的电极/导线结构和硅化工艺可以应用于图11所示的双极结晶体管。
已结合优选实施例说明本发明。本发明不仅仅局限于上述实施例。对本发明进行其它各种修改、改进、组合等对本领域的技术人员来说是显而易见的。例如，本发明不仅用于npn型双极结晶体管也可通过改变导电类型应用于pnp双极结晶体管。
本申请基于并要求于2004年3月8日申请的日本专利申请第No.2004-63982号的优先权，其全部内容以引用的形式结合到本申请中。
权利要求
1.一种包括双极结晶体管的半导体器件，包括具有主表面的半导体衬底；从所述主表面在所述半导体衬底中形成的第一导电类型的集电区；从所述主表面在所述集电区中形成的与第一导电类型相反的第二导电类型的基区；从所述主表面在所述基区中形成的所述第一导电类型的发射区，形成到达所述主表面的发射极-基极结；以及在到达主表面的所述发射极-基极结上方形成的结保护结构，包括形成在所述主表面上的绝缘体膜和形成在所述绝缘体膜上的导电层。
2.根据权利要求1的半导体器件，还包括形成在所述半导体衬底的主表面上的场绝缘膜，具有在所述基区上的基区开口和在所述基区外侧的所述集电区的一部分上的集电极开口。
3.根据权利要求2的半导体器件，还包括集电极接触区，形成在所述集电区的一部分中、暴露在集电极开口中并具有大于所述集电区的所述第一导电类型的杂质浓度；以及基极接触区，形成在暴露在发射区外侧的基极开口中的基区的部分中、并具有大于所述基区的第二导电类型的杂质浓度。
4.根据权利要求1的半导体器件，其中半导体器件还包括CMOS晶体管，其包括从所述主表面在所述半导体衬底中形成的第一和第二导电类型的第一和第二阱；形成在所述第一和第二阱上的第一和第二绝缘栅结构，包括形成在所述第一和第二阱上的第一和第二栅绝缘膜、形成在所述第一和第二栅绝缘膜上并具有侧壁的第一和第二导电电极、和形成在所述第一和第二导电电极的侧壁上的第一和第二侧壁间隔；以及形成在所述第一和第二绝缘栅结构两侧上的所述第一和第二阱中，并具有第二和第一导电类型的第一和第二源/漏区，其中所述的结保护结构具有与所述第一和第二绝缘栅结构之一相同、并同时形成的组成元件。
5.根据权利要求4的半导体器件，其中所述集电区和所述第一阱同时形成，所述发射区和所述第二源/漏区同时形成。
6.根据权利要求4的半导体器件，还包括场绝缘膜，具有所述基区上方的基极开口、所述基区外侧的所述集电区上方的集电极开口、和所述第一和第二阱上方的第一和第二MOS晶体管开口。
7.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有在基极开口内的闭环结构，发射区形成在闭环结构限定的区域中，并具有达到结保护结构下的主表面的发射极-基极结。
8.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有限定基极开口内的多个区域的闭环网络结构，发射区形成在闭环网络结构限定的多个区域中，并且具有达到结保护结构下的主表面的发射极-基极结。
9.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有在基极开口内的闭环结构，发射区形成在场绝缘膜与的闭环结构之间限定的区域中，并且具有达到场绝缘膜和结保护结构下的主表面的发射极-基极结。
10.根据权利要求6的半导体器件，其中结保护结构穿过限定在基极开口中的基区，发射区形成在结保护结构和场绝缘膜限定的区域中，并且具有达到结保护结构和场绝缘膜下的主表面的发射极-基极结。
11.根据权利要求4的半导体器件，还包括电连接所述结保护结构的导电电极和所述基区的局部互连。
12.根据权利要求11的半导体器件，其中所述的半导体衬底由硅形成，所述局部互连包括形成在基区上由硅和可硅化金属形成的硅化物层，以及在一个侧壁间隔上由可硅化金属形成的互连部分。
13.一种制造包括CMOS晶体管和双极结晶体管的半导体器件的方法，包括如下步骤(a)准备具有主表面的半导体衬底；(b-1)从主表面在半导体衬底中同时形成第一导电类型的集电区和第一导电类型的第一阱；(b-2)从主表面在半导体衬底中形成与所述第一导电类型相反的第二导电类型的第二阱；(c)从主表面在集电区中形成第二导电类型的基区；(d)在所述第一和第二阱上形成第一和第二绝缘栅结构，和在所述基区上形成具有与所述绝缘栅结构之一相同组成元件的结保护结构；(e-1)在所述第一绝缘栅结构的两侧于所述第一阱中形成第二导电类型的第一源/漏区；以及(e-2)在所述第二绝缘栅结构两侧于所述第二阱中形成第一导电类型的第二源/漏区，和在基区中形成第一导电类型的发射区，并具有达到所述结保护结构下的主表面的发射极-基极结，所述第二源/漏区和所述发射区同时形成。
14.根据权利要求13的方法，还包括形成场绝缘膜，所述场绝缘膜具有所述基区上方的基极开口、所述基区外侧的所述集电区上方的集电极开口、和所述第一和第二阱上方的第一和第二MOS晶体管开口的步骤。
15.根据权利要求14的方法，其中第一和第二绝缘栅结构和结保护结构每个都包括形成在主表面上的绝缘膜、形成在绝缘膜上的导电层和形成在所述导电层的侧壁上的绝缘材料的侧壁间隔。
16.根据权利要求15的方法，其中所述步骤(d)包括如下步骤(d-1)在所述衬底的主表面上形成栅绝缘膜；(d-2)在所述栅绝缘膜上形成导电层；(d-3)构图导电膜以形成具有侧壁的导电电极和导电层；以及(d-4)在所述导电电极和所述导电层的侧壁上形成侧壁间隔。
17.根据权利要求16的方法，其中所述步骤(e-2)包括如下步骤(e-2-1)在所述步骤(d-3)之后将第一导电类型杂质掺杂到第二阱中，以形成轻微掺杂漏区；和(e-2-2)在所述步骤(d-4)之后，将第一导电类型的杂质掺杂到第二阱和基区中，以形成重掺杂的源/漏区和发射区。
18.根据权利要求16的方法，其中所述步骤(e-1)包括如下步骤(e-1-1)在所述步骤(d-3)之后，将第二导电类型的杂质掺杂到第一阱中，以形成轻微掺杂区；以及(e-1-2)在所述步骤(d-4)之后，将第二导电类型杂质掺杂到第一阱中，以形成重掺杂源/漏区。
19.根据权利要求15的方法，其中所述步骤(d)在基极开口中形成闭环结构的结保护结构，所述步骤(e-2)在由闭环结构围绕的区域中形成发射区。
20.根据权利要求15的方法，其中所述步骤(d)在基极开口中形成闭环结构的结保护结构，所述步骤(e-2)在场绝缘膜与闭环结构之间的区域中形成发射区。
21.根据权利要求15的方法，其中所述步骤(d)在基极开口内形成限定多个区域的闭环网络结构的结保护结构，所述步骤(e-2)在闭环网络结构限定的多个区域中形成发射区，并具有达到结保护结构下的主表面的发射极-基极结。
22.根据权利要求15的方法，其中所述步骤(d)形成穿过暴露在基极开口中的基区的结保护结构，所述步骤(e-2)在由结保护结构和场绝缘膜限定的区域中形成发射区。
23.根据权利要求15的方法，还包括形成电连接所述结保护结构的导电电极和基区的局部互连的步骤。
24.根据权利要求23的方法，其中所述半导体衬底由硅形成，所述局部互连包括在基区上由硅和硅化金属形成的硅化物层、和在一个侧壁间隔上由硅化金属形成的互连部分。
全文摘要
本发明公开了一种CMOS－BJT半导体器件的制造方法，该方法包括如下步骤同时在半导体衬底中形成第一导电类型的集电区和第一导电类型的第一阱；在半导体衬底中形成与第一导电类型相反的第二导电类型的第二阱；在集电区中形成第二导电类型的基区；在所述第一和第二阱上形成第一和第二绝缘栅结构，并在所述基区上形成具有与所述绝缘栅结构相同的组成元件的结保护结构；以及在所述第二阱中形成第一导电类型的第二源/漏区，同时在基区中形成第一导电类型的发射区，并具有达到所述结保护结构之下的主表面的发射极－基极结。
文档编号H01L21/8222GK1677690SQ200510068549
公开日2005年10月5日 申请日期2005年3月8日 优先权日2004年3月8日
发明者神谷孝行, 密冈久二彦 申请人:雅马哈株式会社