用于提高匹配的防护环的制作方法

专利名称：用于提高匹配的防护环的制作方法
技术领域：
本发明一般涉及半导体制造领域。尤其，本发明涉及在半导体晶片表面上设计提供本地和全局匹配的部件的方法和系统。
背景技术：
光刻法是一种用于制造集成电路(IC)的最频繁使用的半导体晶片制造技术。光刻法包括在用于构图的半导体晶片表面上形成复杂电路结构图案(即通过照相转移)的过程。在连续的曝光和处理步骤后这些图案形成在晶片上以形成多个叠加层。IC器件的制造工艺依赖于在晶片表面上极其精确的再现这些图案以制备相同的部件。为实现确定部件在本地和全局(即芯片)水平上适当的性能匹配，通过光刻法形成部件需要一定的正确性和精确性。随着部件尺寸的减小(工业正趋向于此)，正确性和精确性的重要性也随之提高了。
在各光刻步骤中，通常会引入一些使被转移到晶片表面的芯片区的光掩模图像变形的非故意偏差。这些偏差依赖于被转移图案的特征、芯片区的形貌高度和多种其它的加工参数。加工偏差对半导体器件的性能施加不利影响。特定地，当一层光致抗蚀剂借助于例如旋涂被淀积到晶片表面上时，可以知道，光致抗蚀剂层厚度的一致性被对芯片区的形貌高度有贡献的部件的密度和排列所改变。例如，在一个区域的本地部件相对较稠密且在邻近区域的部件相对较稀疏时，光致抗蚀剂层的顶面通常从前者向后者向下倾斜。进一步，光致抗蚀剂厚度可以根据部件的不同的密度和排列形式不规则地变化。这样，在倾斜的或不规则的光致抗蚀剂厚度区中多个相同部件(如电阻器)的图案可以导致这些部件的不均等的密度和性能。例如，由于“上游”部件的不同的密度、形状和/或高度的影响(即朝向光致抗蚀剂源)，对于两个据称匹配的电阻器中的每一个来说，光致抗蚀剂厚度会变化。然后，一个电阻器可以有较宽的导线线宽，尽管另一个据称匹配的电阻器有较窄的线宽。这就导致两个据称匹配的电阻器(即器件的本地不匹配)的性能不均等。
考虑到此种情况和更一般的情况，在晶片上形成图案和部件的光刻工艺对晶片形貌高度敏感。淀积光致抗蚀剂之前，形貌高度上已存的差别可能带来光致抗蚀剂厚度在相当长(但仍然在本地)距离上的变化。对于给定的图案，这种光致抗蚀剂厚度变化诱导线宽或其它的不同于规范的改变。这种背离规范的改变导致性能与规范的差别，并且当在包括光致抗蚀剂厚度改变的区域中正在形成多个器件时，这种差别就体现出来。这就带来器件的本地不匹配。除这种与形貌有关的现象之外，下面的出版物还描述了多种不匹配之源，这里该出版物作为参考文献被引用。该出版物选自IEEE微电子试验结构的1994国际会议的会议录(Proc.IEEE 1994 Int’l.Conference on MicroelectronicTest Structures)，名称为《匹配试验结构的设计》(Design of MatchingTest Structures)，编者为H.P.Tuinhout，1994年3月出版的第7卷第21-23页。
本领域的技术人员已经关注到在不规则芯片形貌上的流动带来的光致抗蚀剂厚度的变化。在相对小的空间范围内减小或消除光致抗蚀剂厚度渐变和其它因素的影响的一个通用的方法是，以同质心排列方式排列器件，尤其对于具有虚拟单元的交叉指状物(interdigitatedfingers with dummies)。质心通常被定义为质量中心。举例来说，当各器件的部件这样排列，即两个器件具有相同的质心时，就形成了同质心排列的两个器件。常常在芯片设计中多个相同片段(即指状物)的阵列包括一个器件，并且该器件和同样包括在内的第二个器件以一特定的形式排列，即两个器件具有相同的质心(即共质心)。
同质心排列可以是一维的或二维的。一维的同质心排列提供了相同的匹配器件，它们被安排形成各自片段的对称形式，这样所安排的器件分享共同的对称轴。例如，图1a显示了以ABBA片段排列的匹配器件A和B，其中在两个B片段之间有共同的对称轴10。这些器件分享中间的共同质心，该共同质心在共同的对称轴10的中心标以“X”。典型地，由于两个A片段位于外部，添加调平片段以使各片段邻近相同的图形排列(从而提出了同巢偏置)。另一种一维同质心形式为ABABAB。这里，一个A片段和一个B片段构成端部片段。二维的同质心排列源自两个交叉形的轴。例子参见图1b和1c。
然而，同质心排列的器件仍然经受光致抗蚀剂厚度变化引起的线宽变化。这种厚度变化可以由不均匀的流动变化和来自位于光致抗蚀剂层下面的本地部件(即底层部件)的其它影响引起。进一步，当如在两个被设计具有匹配性能的相对远的器件(或器件阵列)附近的本地形貌高度存在差别时，可能导致全局(即整体)匹配的问题，即在集成电路上彼此间隔一定距离的器件(或器件阵列)性能等同的问题。为提供可接受的性能，已经认识到匹配器件的对称性和精度对许多器件类型的重要性，这些器件类型包括，例如电阻器、电容器和晶体管，但不仅限于此。
至于存在多个相对邻近的部件，它们可能在后来用于匹配器件的区域影响光致抗蚀剂的厚度，现存的设计带来这些附近的底层部件的随机的和复杂的影响。考虑到如何施加光致抗蚀剂会更好理解这个问题。典型地，光致抗蚀剂被施加到旋转的晶片上，如具有1000～8000转/分的转速。基于光致抗蚀剂的特定成分和粘度、旋转速度、温度和其它因素的总效果，在晶片表面上的光致抗蚀剂层的厚度趋向特定的固定值。在相对均匀的晶片区，如大块的厚多晶硅，其中在该区域和施加光致抗蚀剂的点之间没有邻近的升高的部件，光致抗蚀剂的厚度趋向该固定值。这可以被当作“平晶片等厚”。
需要指出，施加到IC晶片上的光致抗蚀剂层的标准厚度相当薄，大约1.0μm量级。可以理解，物理/化学效应(如表面张力)、电荷效应与相互作用和如此薄的光致抗蚀剂的常规流变性能可以引起光致抗蚀剂的厚度在相对较厚层的行为基础上以不希望的方式变化。考虑到此特定环境，本发明提出了本领域的发展。
尤其是，这里所描述和要求保护的调平防护环技术提供了对提高形貌高度和器件排列的需要以更好地保证改进的本地和/或全局匹配。随对部件的尺寸需求变得越来越小，和其中一个或多个相对邻近的底层部件会严重使光致抗蚀剂层厚度变化易变的规划排列情况，这变得越来越重要。

发明内容
可以指明，本发明的几个独立的和分散的目的是使半导体制造工艺简化、提高产率、解决对更高准确性和/或精确性的需要和提高过程准确和/或精确性，这些目的的实现通过设计和执行形貌高度，该形貌高度包括围绕在其中排列有一个或多个器件(如以同质心形式排列的匹配器件)的区域的防护环。
在本发明的一个实施例中，调平防护环形成在其中以同质心形式构建的器件阵列的区域周围。在另一个实施例中，调平防护环形成在其中构建的一个或多个器件不是以同质心形式安排的区域周围。
在本发明的又一个实施例中，在半导体芯片上分开的两个或多个调平防护环各包含以同质心形式排列的器件阵列。在一个如此分开的防护环中的器件与如此分开的又一个防护环中的一个或多个器件功能上匹配。只要防护环为各内部器件阵列提供的光致抗蚀剂厚度的相对均匀性提高，对于这些匹配器件就实现了更高的性能均匀性或匹配性。
更加一般地，本发明涉及确定限定内部区域的防护环结构的适当位置和形成防护环结构。是否形成为一层或多层，本发明的防护环有足够的高度以向随后施加的光致抗蚀剂流施加影响，因此随后被施加的光致抗蚀剂穿过内部区域具有更均匀的高度。施加光致抗蚀剂后，光刻法形成或完成内部区域中具有更均匀厚度光致抗蚀剂的器件的部件。沟槽的线宽和形成在如此均匀厚度的光致抗蚀剂中的其它部件的线宽于是更均匀。而且，在某些实施例中，内部区域中的匹配器件以同质心形式被安排，这样光致抗蚀剂厚度的任何不均匀性和其它因素，即使会发生，也相当均匀地分配到所有这些匹配器件中。
进一步，在某些实施例中，围绕各匹配器件阵列的一个或多个排列的防护环穿过芯片表面，彼此分开以相互不位于本地。基于各防护环的均等效应，排列在内部区域的各器件与分开的防护环中的等效器件更均匀地匹配。这样，通过执行本发明的方法和系统实现了本地和全局匹配。
下面的描述结合附图提供了本发明的其它方面、优点和目的。


本发明创新的特征在附带的权利要求书中特别阐明。然而，参照下面的描述和附图可以更好地理解本发明啊，包括其结构和操作方法。
图1a、1b和1c显示了现有技术中同质心设计中部件的排布。
图2a为本发明的与其上游的部件具有紧密关系的防护环的平面图。图2b为具有和没有防护环的光致抗蚀剂层的相对高度和顶面的对照图。图2c为图2a的横截面视图，其具有与其上游部件密切相关的本发明的防护环。图2d为制造过程中局部晶片的断面扫描电子图像，显示了底层多晶硅对其上面的光致抗蚀剂厚度的影响。
图3a为调平防护环布置形式的二维视图，该防护环具有两个相邻的调平防护环，各防护环在其边界内具有两个沿中心排列的配合器件阵列。图3b提供了其中包含一个器件的调平防护环布置形式的二维视图。图3c提供了其中并排排列两个器件的调平防护环布置形式的二维视图。图3d提供了其中并排排列多个器件的调平防护环布置形式的二维视图。图3e提供了具有三个相邻的调平防护环封装单元的调平防护环布置形式的二维视图，各调平防护环在其边界内具有并排排列的五个器件。
图4为显示线宽随光致抗蚀剂厚度增加是振荡关系的振动曲线图。
图5为显示多个防护环在晶片表面上的位置的透视图，其中未示出晶片表面的其它部件。
具体实施例方式
本发明的调平防护环技术提供了围绕在其中防护环的调平效应提供更均匀的光致抗蚀剂厚度的区域形成防护环。本发明的防护环一般形成在晶片的芯片上形成其它部件的过程中。尽管防护环可以形成为仅仅一层或两层，它也可以形成为多层。尽管通常在IC制造中使用的任何制造技术可以使用以形成调平防护环，这里只需要普通的技术。即，层化处理后进行刻蚀，从而以基本均匀的高度保留希望的部件，包括芯片表面上的防护环和其它部件。
本发明的防护环可以被称作“调平防护环”。正如说明书中所用，“调平防护环”也被称为“防护环”或“本发明的防护环”。
本发明减轻或消除了一些晶片形貌升高对本发明的防护环限定的区域中的光致抗蚀剂层厚度的不利影响。在一些实施例中，本发明的防护环形成在这样的区域周围，这些区域随后以同质心排列形式构建器件的阵列。这样形成的防护环增强了光致抗蚀剂流的对称性以便控制防护环内的光致抗蚀剂厚度，并且光致抗蚀剂厚度相比多个本地底层部件的影响变得更均匀，由于在关心的区域(位于防护环内的区域)具有不同的密度和/或形状，本地底层部件被预测对该区域的光致抗蚀剂厚度产生不希望的变化。
这里所用的更均匀的光致抗蚀剂厚度考虑了在调平防护环的壁附近可能存在一个厚度变化的过渡区。也就是，邻近和在防护环壁“上游”内(即在旋涂过程中最靠近光致抗蚀剂源的壁)，光致抗蚀剂的厚度被预测较这里定义的“平晶片等效厚度”更厚。进一步在该区域向其内部，光致抗蚀剂厚度可以逐渐朝向“平晶片等效厚度”倾斜。这带来在某些实施例中这样的设计规则，在相对于靠近防护环壁的防护环内放置部件。这些相对更近的部件所获得的光致抗蚀剂厚度更可预测地受到防护环的影响。
例如，图2a为本发明的防护环200的平面图，其包围被设计部件205，在制造过程中与位于半导体晶片表面220上的其上游(参照光致抗蚀剂流的方向)的部件210具有密切关系。图2b为具有和没有防护环的光致抗蚀剂层230的相对高度和顶面的对照图。具有防护环的光致抗蚀剂顶面232以实线表示，当防护环不存在时，希望的光致抗蚀剂顶面232以虚线表示。图2c为沿图2a的轴A-A‘剖开的横截面视图，显示了本发明的防护环200和其上游的部件210的横截面的形状。需要提示，位于防护环200内的图2a所示的被设计部件205仅被设计并没有被制造，因此未在图2c中示出。
图2c显示了位于已有部件210和防护环上游壁214和下游壁216上将被构图的第二层212。箭头指示将用来在第二层212上成像部件的光致抗蚀剂流的方向。参照图2b所示，由于防护环200的存在，位于防护环上游壁214和下游壁216之间的光致抗蚀剂顶面232较顶面234(其为没有防护环200时的顶面)更高和更均匀。于是这种位于防护环200内的更均匀的光致抗蚀剂厚度(与面234相比)导致提高了将位于防护环200内的制造部件(即第二层212)的一致性，这种部件在光刻工艺中利用图2c所示的光致抗蚀剂230制造。
这样，可以理解尽管在该本发明防护环内的限定区内光致抗蚀剂厚度的一些变化仍然存在，但是保护环壁的均匀性效果控制和提高了防护环壁之间的厚度变化，而不是被位于光致抗蚀剂下面的多个不同密度和间距的本地部件所控制。特定地，在一些实施例中，壁的“上游”靠近相对的壁的“下游”，这样壁间的距离小于松弛长度(即达到光致抗蚀剂平晶片等效厚度的距离)。例如，当松弛长度为大约50微米时，壁与壁的距离可以为大约15微米，或者替代地可以达到大约25微米。进一步，即使在防护环内的光致抗蚀剂厚度确实发生变化，光致抗蚀剂厚度沿距离的形貌是对称的，并且在一些实施例中通过使用同质心设计方式尤其是连锁排列方式这种厚度变化施加的偏离被消除。这样，使用本发明的调平防护环克服了单独应用同质心排列方式的缺点，这是因为防护环设计对防护环外部的形貌高度基本上不敏感(即防护环的扰动不考虑本地部件的单独和变化的扰动)。
更特定地，相对于其周围的部件，本发明的防护环有一高度和一基底面和形状，这样防护环的位置减小了或消除了周围部件高度对防护环内光致抗蚀剂厚度的均匀性的影响。如这里所示，防护环的高度可以通过形成一层、两层或多层防护环实现。不受限于特定的理论，当随着光致抗蚀剂流过(如在一个防护环壁处)本地邻近的不平坦的底层部件的效应被减小或消除时，实现了更均匀的光致抗蚀剂厚度，并且被(如在相对壁处)防护环结构所保持。
如这里所用，从升高的部件来看，本地效应被认为是平均200微米，尽管距离200微米或更远的防护环被认为不受到彼此的影响，即是非本地的而代之以整体的。
这样，利用本发明的防护环可以在随后的光刻法过程中提供更精确和更准确的结果。可以理解，光刻法是半导体制造中所用的多种重要的工艺的一种。当在这些工艺过程中半导体材料被制作时，精确地进行光刻法是基本的，这是由于它确定器件的尺寸、直接影响质量、生产率和制造费用。光刻法也是一种苛刻的工艺方法，因为它在连续的曝光加工步骤中不断地被重复以形成多个叠加的绝缘体、导体和半导体材料层。
光刻工艺常常用在多个或一份被构造为批的晶片上。有代表性的光刻过程包括下面的步骤各晶片具有施加到其表面的光致抗蚀剂材料，如通过旋涂工艺；具有掩模的晶片暴露在如紫外光的能源下，使光致抗蚀剂曝光以在光致抗蚀剂上制造需要的图案；通过施加显影剂溶液显影光致抗蚀剂；通过适当的光刻或固定方法稳定图案(即图像)；刻蚀各晶片；和随后除去保留的光致抗蚀剂。
光致抗蚀剂材料可以选自正性或负性光致抗蚀剂类化学制品。在PeterVan Zant编写的第三版的《微芯片制造》(MicrochipFabrication)(McGraw Hill出版社，1997年)描述了这些各种光学型刻蚀剂。关于这里所提到的特别的制造步骤，包括上面总结的光刻步骤，这些教导和其它的教导特别地作为参考文献被引用。更为普遍地，所有的专利、专利申请、专利出版物和所有这里引用的其它出版物同样作为参考文献被引用，就好像各单独的出版物或专利申请作为整体被特定地且单独地进行阐述。
如上面所讨论，在光刻工艺中可以带入由于不同原因产生的不希望的偏差，在其被转移到芯片表面以形成部分构图电路时这些偏差使光掩模图像扭曲。即形成构图电路的图像偏离了光掩模图像的原始尺寸和形状。一些偏离是由于光致抗蚀剂厚度差别所引起的。如讨论所示，光致抗蚀剂厚度差别的一个原因就是光致抗蚀剂表面的倾斜，在从较高密度的升高部件的区域流向没有或较低密度的升高部件的区域时。当有密集的和/或多个升高部件时，尤其在即将构建匹配器件的区域的上游(即应用时在该区域和光致抗蚀剂源之间)，这些部件可以影响光致抗蚀剂流的扰动和沿匹配器件的区域的光致抗蚀剂的最终厚度。光致抗蚀剂厚度的不均匀性带来不均匀的器件部件，它们可能导致在该区域器件的匹配较差。
图2d显示了在晶片表面上光致抗蚀剂厚度偏差的例子。图2d为制造过程中局部晶片250的横截面扫描电子图像。A区中多晶硅(即多晶形态的硅)部件252较邻近的B区和包含电阻层253的C区更高。当光致抗蚀剂256被施加到部件252上时，光致抗蚀剂256的表面258在部件252上向上扰动。在图2d的其它地方光致抗蚀剂256的表面258几乎不高，向图2d的右侧移动，距离部件252上的区域的总高度逐渐减小。非常重要地，对于光致抗蚀剂256的掩蔽和构图，光致抗蚀剂256的厚度随离开部件252上的区域的距离变化。
例如，在B区中的一点光致抗蚀剂厚度测得为1.22μm，在C区中的一点光致抗蚀剂厚度测得为1.17μm，在D区中的一点，距离升高的现有部件202的最远的测量点，光致抗蚀剂的厚度测得为1.15μm。这种厚度变化将在某一区域如C区制造的构图后的器件中引起如电阻线宽变化和/或其它的偏差。
这里所用的术语，包括权利要求书，防护环是在形成至少一个特定层的过程中形成，为了引起光致抗蚀剂层在防护环围绕的区域内更均匀地分配而被定位和制造。本发明的防护环的基底面、高度和整体形状是这样的，使随后施加的光致抗蚀剂层在防护环内的区域中获得更均匀的厚度。即使当防护环的高度显著低于光致抗蚀剂层的最终厚度，情况也类似。例如，但不限于此，防护环的高度为光致抗蚀剂平均高度的大约30％，在其边界内提供更均匀的光致抗蚀剂厚度也是有效的。当此高度基本上等于在构图的电路上的扰动光致抗蚀剂流的部件(即会以单一和变化的方式扰动光致抗蚀剂流的邻近的底层部件)的高度，此高度也具有所希望的效果。
更一般地，可以理解，在现有工艺步骤中制造的靠近希望具有均匀性的区域的部件可以影响该区域，并且本发明的防护环可以克服不希望的后果。例如，在现有工艺步骤中，在氧化物层上淀积第一多晶硅层。然后构图此第一多晶硅层，根据电路设计保留部件。这些部件尤其影响随后施加的光致抗蚀剂层的厚度。在后面的步骤中，当淀积第二多晶硅层时，将在第一多晶硅层的部件上淀积。这导致位于和围绕第一层多晶硅部件的第二多晶硅层的不规则(即更大的高度)。然后，当构图第二多晶硅层时，不规则可能对靠近第一层多晶硅部件构图的部件的精确性和准确性产生不利影响。
图3a提供了包括两个具有公共壁303的相邻防护环301和302的防护环排列形式300的实施例二维视图。在各防护环301和302的边界内是内部区304，其中形成有沿中心排列的经构图的电路匹配器件306和308的列305。匹配器件306和308的各组或列305以同质心布置方式排列。尽管不限于特定尺寸和空间关系，图3所示的实施例具有5μm宽的防护环301和302的壁310，和10μm的列宽度。
图3b提供了调平防护环排列形式320的二维视图，该调平防护环排列形式320包括其中包含有一个器件327的一个调平防护环321。所示器件为单个器件，不是两个或多个器件的交叉结构。例如，单个器件可以是适当配制以满足特定预设的电子部件特征的任何电路部件。图3c提供了调平防护环排列形式340的二维视图，该调平防护环排列形式340包括其中包含有并排排列的两个器件347的一个调平防护环341。图3d提供了调平防护环排列形式360的二维视图，该调平防护环排列形式360包括其中包含有并排排列的多个器件367的一个调平防护环361。图3e提供了调平防护环排列形式380的二维视图，该调平防护环排列形式380具有三个相邻的调平防护环封装单元381，它们有共同的壁383，各调平防护环封装单元单元381在其边界内具有四个并排排列的器件387。应当认识到，图中所示的各器件除了为单个器件外，可以替代地为两个或多个器件的阵列，如(但不限于此)交叉形式的两个器件，如图3a所示。可替代地，多个器件的各个阵列，如图3d和3e所示，可以是以同质心形式排列的器件阵列的构件。
图3a-e所示的形貌图是下面描述的几个基本步骤的结果。这些步骤为本领域的公知常识，在Zant参考文献第5-13章更详细地进行了描述，作为显示本领域的发展水平的操作步骤的细节其作为参考文献被引用。在半导体晶片上制造集成电路中的操作步骤中，层化操作提供了一层绝缘体、一层半导体(如多晶硅)或一层导体。通过生长(即氧化)、淀积(即化学气相淀积)、蒸发、溅射或任何随后发展的技术获得该层化过程。当基于层化方法和材料进行适当的操作后，构图操作形成希望数量的防护环，如图3所示。如上面的讨论，通常在此步骤的构图操作中，其它部件特征也被形成在芯片上。然后，完成构图(和，通常的刻蚀)步骤后，各防护环的结构围绕各内部区域形成了更均匀的屏障层或扰动层。
此后，在此过程中的一希望的步骤，开始在防护环中形成器件。在其它情况下，形成这些器件结构部分的在前层面已经被层化处理。在这些情况下，继续在防护环内构造更均匀的光致抗蚀剂层，其为接下来的构造过程提供了更均匀的线宽厚度。
例如，但不限于此，层化处理后进行构图以同质心排列方式完成两个交叉电阻器件的排列。进一步，这些和/或其它的步骤可以被用作制造位于防护环内的电阻和防护环外的其它部件之间的导电连接(如，但不限于，借助于沟槽)。可替代地，对于任何互连结构，防护环可以被穿透(即刻蚀穿透)或，更典型地，沟槽或其它连接可以位于高于防护环顶面的层面上。可替代地，可以使用形成在防护环之下的掺杂结。
更典型地，尽管本发明的防护环最后可以充当导体角色，在本发明的方法中防护环的主要目的是提供阻挡层以为随后的光致抗蚀剂层(与变动的且不同的邻近底层结构相比)提供更均匀的扰动，导致在防护环内更均匀的光致抗蚀剂厚度。
在其它实施例中，本发明的防护环可以由围绕某一区域以预设间隔分开的器件阵列形成，如晶体管、电阻器、电容器和二极管，以在此阵列元件的基底面、间隔和高度的基础上向光致抗蚀剂厚度施加调平效应。在此实施例中，形成防护环的器件阵列之间的任何间距对光致抗蚀剂厚度具有微不足道的影响。
作为形成上述防护环的替代，通过淀积工艺如蒸发和溅射以导电层(如金属)形成防护环。而且，尽管矩形和正方形为一般使用的防护环的形状，可以利用其它的形状并且落在本发明的保护范围内。
这样，本发明的方法一般可以总结为下面的步骤a.围绕第一指定区形成调平防护环。一般在一特定的制造步骤中在晶片表面的其它器件上形成部件的过程中完成此步骤，并且此步骤可以包括一次形成多个调平防护环。例如，但不限于此，可以通过淀积和本领域使用的相关工艺完成该形成步骤。要注意的是，防护环可以形成为多于一层。
b.在晶片上施加光致抗蚀剂。旋涂是常用的施加光致抗蚀剂的方式，尽管可以使用本领域目前或以后已知的任何方法。
进一步，对某些实施例额外的步骤是利用施加在由一个或多个如此形成的调平防护环的区域中的光致抗蚀剂，在一个或多个相应的阵列区域中形成部件或连接，各阵列包括以同质心形式排列的两个或多个器件。
而且，要提示的是，在芯片上确定一个或多个防护环的适当位置的初始步骤可以包含在此方法中。即，在某一实施例中一个步骤规划部件的排列/布置，包括在一个或多个指定区域中的相邻的匹配部件。对于各指定区域(其指位于计划的调平防护环内的晶片表面的区域)，排列的规划可以包括设计充足的空间以同质心形式安排两个或多个匹配部件。进一步，在某一实施例中基于将要设置防护环之处的部件的高度(已存的或计算的)的分析确定防护环位置。例如，但不限于此，如果某一指定区域处部件的安排被作为倾向于影响多个光致抗蚀剂厚度的扰动，防护环壁的宽度或高度可以被规划为更好地对此进行掩蔽，和/或防护环和它的包含物可以定位到距离这些部件的更远处。
图4是显示线宽随光致抗蚀剂厚度增加的振荡关系的摆动曲线图。这些数据来自旋涂全部的具有不同的光致抗蚀剂厚度且完全平坦的晶片和随后印刷具有相同名义线宽的线。提供这些数据以显示对光致抗蚀剂厚度变化的有害影响。光致抗蚀剂厚度沿x轴绘制，线宽沿y轴(单位为埃)绘制。通常，随光致抗蚀剂厚度增加，在光刻过程中形成的沟槽线宽也增加。由于在光刻过程中由于复杂的光波现象所示向上沟槽振动，如消退和增长(即支撑)。考虑到此偏差之源，随光致抗蚀剂厚度增加线宽的最不利的增长是此例中大约100nm线宽变化对应65nm的厚度变化。这样，可以认识到，厚度的长距离变化(当光致抗蚀剂通过旋涂被施加时，其可以出现在晶片中)，结合本地底层部件对更多的本地光致抗蚀剂厚度轮廓的影响，可以导致线宽厚度的显著变化。这反过来造成器件不匹配。即使采用抗反射涂层减弱振荡，这种情况也会发生，因为上升沟槽仍然存在。这关系到更厚的刻蚀剂中曝光剂量的稀释。
本方法减小了形成在本发明的防护环边界内的器件的线宽厚度变化和其它的偏差。这种实现部分地通过以防护环的形式在指定区域周围施加边界以减小或消除在该区域内的器件阵列中的部件的与光致抗蚀剂厚度有关的偏差。以最小程度，在各防护环内器件的本地范围内实现。当考虑到多个防护环穿过芯片扩展，位于其中的器件也更均匀，这是由于光致抗蚀剂厚度的变化更小(来自于防护环的所施加的光致抗蚀剂流动均匀化)，在某些实施例中，由于在防护环内的同质心安排方式。这提高了整体/全局匹配性。
图5显示了硅芯片600的多个防护环的位置。图5不是按比例绘制，并且因简便的原因，芯片的其它部件没有示出，包括防护环内部的器件。显示了调平防护环的各种配制，一些具有共同的壁(即位于被防护环包围的两个相邻区域之间的壁)。三个分开的防护环602彼此分开得足够远以致于不会被影响这些分开的防护环中的另一个部件的本地部件所影响。三个防护环组件604中的每一个由分享三个公共壁603的四个防护环605组成。相比之下，防护环606都位于本地并没有任何公共壁。当在芯片的整个表面利用本发明时，对于排列在防护环内的相应器件，由于光致抗蚀剂高度，如由于本地形貌高度的影响带来的各本地偏差被减小。当这些器件与非本地防护环区域中的其它器件匹配时，在提高的部件均匀性(由于更均匀的光致抗蚀剂厚度)结合同质心排列方式的基础上，性能不一致减小了。因此，如上面所讨论，提高了整体/全局匹配。
需要注明，尽管这里所述的实施例包括防护环内的以同质心排列方式安排的匹配器件，本发明的其它实施例包括这样的防护环，其中安排了没有以同质心排列方式安排的一个或多个器件。
本发明增加了准确性、精度和在光刻过程中形成的部件的线宽的预测性。没有这里所揭示的防护环，由于本地密度和/或升高的底层部件的组合效果，光致抗蚀剂厚度的变化不可预测。
尽管这里显示并描述了本发明的优选实施例，这些实施例仅通过示例的方式提供，并不限于此。本领域的技术人员会进行多种变化、改动和替代而没有脱离本发明。例如，本发明不必限于这里所揭示的最优方式，因为其它的应用同样受益于本发明的教导。因此，本发明意欲仅仅限于附带的权利要求书的精神和范围。
权利要求
1.一种在半导体晶片上制造集成电路的过程中，减小光致抗蚀剂在晶片上构图电路的第一指定区上的厚度变化的方法，包括步骤a.在第一指定区周围形成第一调平防护环；和b.向晶片上施加光致抗蚀剂。
2.如权利要求1所述的方法，还包括在第一指定区制造一个或多个器件。
3.如权利要求1所述的方法，还包括在第一指定区制备具有同质心形式的两个或多个器件的阵列。
4.如权利要求1所述的方法，形成第一调平防护环，其高度足以减小其周围部件的高度对第一指定区内光致抗蚀剂厚度均匀性的影响。
5.如权利要求4所述的方法，其特征在于，第一调平防护环的高度基本上等于构图电路上的扰动光致抗蚀剂流的部件的高度。
6.如权利要求1所述的方法，还包括添加穿过第一调平防护环的互连部件。
7.如权利要求1所述的方法，还包括在第一调平防护环上添加互连部件。
8.如权利要求1所述的方法，还包括分别在至少一个另外的指定区周围形成至少一个另外的调平防护环，并且在所述至少一个另外的指定区的每一个中制造两个或多个器件的阵列。
9.如权利要求3所述的方法，还包括分别在至少一个另外的指定区周围形成至少一个另外的调平防护环，并且在所述至少一个另外的指定区的每一个中制造具有同质心形式的两个或多个器件的阵列。
10.一种制造半导体晶片的方法，包括a.设计集成电路部件的排列，该集成电路包括位于第一指定区中的部件；b.围绕该第一指定区形成第一调平防护环；c.施加光致抗蚀剂层；和d.使光致抗蚀剂层成像以在第一指定区内形成部件。
11.如权利要求10所述的方法，设计位于第一指定区内具有同质心形式的部件。
12.如权利要求10所述的方法，所述设计步骤还包括在分析第一指定区的本地部件的高度的基础上确定调平防护环的位置，这种分析减弱了所述高度对光致抗蚀剂层的厚度变化的影响。
13.如权利要求10所述的方法，还包括围绕其中包含部件的另外的指定区周围形成至少一个另外的调平防护环。
14.如权利要求13所述的方法，还设计位于另外的指定区中的具有同质心形式的部件。
15.一种在半导体晶片上制造集成电路的过程中，减小光致抗蚀剂厚度变化的方法，包括步骤a.围绕一指定区形成一调平防护环，该调平防护环包括形成在该指定区周围的部件阵列；和b.向晶片施加光致抗蚀剂；其中该防护环减小位于该指定区内的光致抗蚀剂厚度。
16.如权利要求15的方法，其中形成在该指定区周围的部件阵列由选自包含晶体管、电阻器、电容器和二极管的组中的器件构成。
17.如权利要求15的方法，还包括制造位于第一指定区内的一个或多个器件。
18.如权利要求15的方法，还包括在第一指定区内制造具有同质心形式的两个或多个器件的阵列。
19.如权利要求15的方法，还包括将集成电路芯片设计成包括在集成电路上整体地分开的多个指定区。
20.一种在半导体晶片上制造集成电路的过程中，减小位于晶片上的构图电路的封闭区内的光致抗蚀剂厚度变化的方法，包括步骤a.形成包围该封闭区的多个邻近的调平防护环，所述调平防护环共用至少一个公共壁；b.向晶片施加光致抗蚀剂；和c.使光致抗蚀剂层成像以形成位于该封闭区中的部件。
21.如权利要求20所述的方法，还包括在至少一个防护环内制造具有同质心形式的两个或多个器件。
22.如权利要求20所述的方法，还包括将所述集成电路设计成包括在集成电路上整体地分开的多个封闭区。
全文摘要
一种半导体的制造方法，包括形成一限定内部区域的调平防护环，其中构建有一个或多个器件。在一些实施例中在内部区域中构建两个或多个匹配器件，如具有同质心形式。该防护环形成在至少一特定层上用于特定工艺步骤。借助于该防护环压倒本地部件高度差别的影响，因此随后施加的光致抗蚀剂沿该内部区域具有非常均匀的高度，带来非常均匀的器件。在一些实施例中，包围不同的匹配器件阵列的多个防护环排列在半导体晶片的表面上，它们彼此分开以致于互不影响。基于各防护环的等同效应，排列在该内部区域的各器件更均匀地与位于远远分开的防护环中的等同器件相互匹配。这样，实现了本地和全局匹配。
文档编号H01L21/82GK1750252SQ20051010964
公开日2006年3月22日 申请日期2005年9月14日 优先权日2004年9月14日
发明者丹尼尔·C.·克尔, 罗斯科·T.·卢斯, 米奇立·M.·加米森, 艾伦·S.·陈, 威廉·A.·拉塞尔 申请人:艾格瑞系统有限公司