专利名称：改进的应变硅cmos器件和方法
技术领域：
本发明涉及具有增强电子和空穴迁移率的半导体器件，尤其涉及包括具有增强电子和空穴迁移率的含硅(Si)层的半导体器件。本发明也提供形成这种半导体器件的方法。
背景技术：
长达三十多年，硅金属氧化物半导体场效应晶体管(MOSFET)的连续小型化已经驱动世界范围的半导体行业。连续尺寸缩小的各种终止者已经被预测了几十年，但是尽管有许多挑战，创新的历史已经维持摩尔定律。但是，今天存在生长的迹象，即金属氧化物半导体晶体管开始到达它们传统的尺寸缩小极限。连续的互补金属氧化物半导体(CMOS)尺寸缩小的短期和长期挑战的简明概要可以在国际半导体技术路标(ITRS)的2002更新的“巨大挑战”章节中找到。器件、材料、电路和系统的非常彻底的回顾可以在会议论文集IEEE，Vol.89，No.3，2001年3月(Proc.IEEE，Vol.89，No.3，March 2001)，针对半导体技术限制的特殊问题中找到。
因为通过连续的尺寸缩小改进MOSFET从而CMOS性能已经变得越来越困难，因此提高性能而不缩小尺寸的方法已经变得关键。这样的一种方法是增加载流子(电子和/或空穴)迁移率。增加的载流子迁移率可以通过例如引入适当的应变到Si晶格中来获得。
应变的施加改变含硅(Si)衬底的晶格维度。通过改变晶格维度，材料的电子带结构同样改变。该改变仅在本征半导体中是轻微的，仅导致小的电阻变化，但是当掺杂半导体材料，也就是n型并且部分电离时，非常小的能带变化可以引起杂质能级与能带边缘之间能量差的大比例变化。这导致载流子运输性质的变化，在某些情况下可能是惊人的。物理应力(拉伸或压缩)的施加可以进一步用来增强在含硅衬底上制造的器件的性能。
沿着器件沟道的压缩应变增加p型场效应晶体管(pFET)中的驱动电流而减小n型场效应晶体管(nFET)中的驱动电流。沿着器件沟道的拉伸应变增加nFET中的驱动电流而减小pFET中的驱动电流。
松弛SiGe缓冲层或松弛绝缘体上硅锗(SGOI)上的应变硅已经证明对nFET[K.Rim，p.98，VLSI 2002，B.Lee，IEDM 2002]和pFET[K.Rim，et al，p.98，VLSI 2002]器件的较高驱动电流。即使在SGOI衬底上具有应变硅或绝缘应变硅(SSDOI)可以减小短沟道效应以及一些处理相关问题例如SiGe中的增强As扩散[S.Takagi，et al，p.03-57，IEDM2003；K.RIM，et al，p.3-49，IEDM 2003]，随着器件缩小到非常短的沟道维度，驱动电流的增强开始减小[Q.Xiang，et al，VLSI 2003；J.R.Hwang，et al，VLSI 2003]。术语“非常短沟道”表示具有小于大约50nm长度的器件沟道。
应当相信，非常短的沟道器件中驱动电流的减小由源极/漏极串联电阻产生，并且迁移率退化因强晕掺杂的较高沟道掺杂、速度饱和以及自热引起。
另外，在双轴拉伸应变的情况下，例如在松弛SiGe上应变外延生长的Si，pFET器件的显著空穴迁移率增强仅当器件沟道在高(＞1％)应变下时发生，这不利地易于具有晶体缺陷。此外，由松弛SiGe上的外延生长Si之间的晶格失配产生的应变由中空沟槽电离区域引起的应力减小，其中中空沟槽电离区域的效果在器件具有大约500nm或更小级别的从栅极边缘到源极/漏极区域末端的维度的情况下特别显著。[T.Sanuki，et al，IEDM 2003]。
半导体器件的进一步尺寸缩小需要控制衬底中产生的应变级别以及研制新的方法以增加可以产生的应变。为了维持连续尺寸缩小的应变硅的增强，应变量必须在含硅层中维持或增加。需要进一步的创新以增加pFET器件中的载流子迁移率。
发明内容
本发明提供一种应变nFET器件，其中改进的载流子迁移率在与器件沟道平行的方向上经历拉伸单轴应变的器件沟道中提供。本发明也提供一种应变pFET器件，其中改进的载流子迁移率由在与器件沟道平行的方向上引入到器件的压缩单轴应变提供。本发明还包括一种在相同衬底上包含pFET和nFET的CMOS结构，其中pFET器件的器件沟道在单轴压缩应变下，而nFET器件的器件沟道在单轴拉伸应变下，二者都在与器件沟道平行的方向上。
前述在本发明中通过在具有双轴拉伸应变，其中半导体表面覆盖SiGe层外延生长，或双轴压缩应变，其中半导体表面覆盖掺碳硅层外延生长的半导体表面上形成晶体管，然后在器件沟道上引起单轴拉伸或压缩应变来实现。单轴拉伸或压缩应变由位于晶体管上的应变引发介电衬垫和/或与器件沟道邻接的应变引发阱产生。概括地，本发明的半导体结构包括衬底，包括覆盖应变引发层的应变半导体层，其中所述应变引发层在所述应变半导体层中产生双轴应变；在所述应变半导体层的器件沟道部分上包含栅极导体的至少一个栅极区域，所述器件沟道部分将与所述至少一个栅极导体相邻的源极和漏极区域分离；以及位于所述至少一个栅极区域上的应变引发衬垫，其中所述应变引发衬垫产生单轴应变到位于所述至少一个栅极区域下的所述应变半导体层的所述器件沟道部分。
应变引发层可以包括SiGe，其中应变半导体表面中的双轴应变处于拉伸，或者应变引发层可以包括掺碳硅，其中应变半导体表面的双轴应变处于压缩。
位于具有处于双轴拉伸应变的器件沟道的晶体管上的拉伸应变引发衬垫在器件沟道中产生单轴拉伸应变，其中单轴应变在与器件沟道平行的方向上，并且提供nFET器件中的载流子迁移率增强。位于具有处于双轴拉伸应变的器件沟道的晶体管上的压缩应变引发衬垫在器件沟道中产生单轴压缩应变，其中单轴应变在与器件沟道平行的方向上，并且提供pFET器件中的载流子迁移率增强。位于具有处于双轴压缩应变的器件沟道的晶体管上的压缩应变引发衬垫在器件沟道中产生单轴应变，其中单轴压缩应变在与器件沟道平行的方向上，并且提供pFET器件中的载流子迁移率增强。
本发明的另一方面是一种半导体结构，其中与双轴应变器件沟道相邻的应变引发阱产生与器件沟道平行的单轴压缩应变或单轴拉伸应变。概括地，本发明的半导体结构包括衬底，包括覆盖应变引发层的应变半导体层，其中所述应变引发层在所述应变半导体层中产生双轴应变；在所述衬底的所述应变半导体层的器件沟道部分上包含栅极导体的至少一个栅极区域，所述器件沟道将源极和漏极区域分离；以及与所述至少一个栅极区域相邻的应变引发阱，其中与所述至少一个栅极区域相邻的所述应变引发阱产生单轴应变到所述应变半导体层的所述器件沟道部分。
位于双轴拉伸应变半导体层中并且与器件沟道相邻包含掺碳硅的应变引发阱在器件沟道内产生拉伸单轴应变，其中单轴应变在与器件沟道平行的方向上。拉伸单轴应变可以提供nFET器件中的载流子迁移率增强。
位于双轴压缩应变半导体层中并且与器件沟道相邻包含SiGe的应变引发阱在器件沟道内产生压缩单轴应变，其中单轴应变在与器件沟道平行的方向上。压缩单轴应变可以提供pFET器件中的载流子迁移率增强。
本发明的另一方面是一种包括nFET和pFET器件的互补金属氧化物半导体(CMOS)结构。概括地，本发明的结构包括包含压缩应变半导体表面和拉伸应变半导体表面的衬底，其中所述压缩应变半导体表面和所述拉伸应变半导体表面双轴应变；位于所述压缩应变半导体层上的至少一个栅极区域，包括在所述衬底的所述压缩应变半导体层的器件沟道部分上的栅极导体；
位于所述拉伸应变半导体层上的至少一个栅极区域，包括在所述衬底的所述拉伸应变半导体层的器件沟道部分上的栅极导体；位于所述压缩应变半导体表面上的所述至少一个栅极区域上的压缩应变引发衬垫，其中所述压缩应变引发衬垫在所述压缩应变半导体层的所述器件沟道部分中产生压缩单轴应变，其中所述压缩单轴应变在与所述压缩应变半导体表面的所述器件沟道部分平行的方向上；以及位于所述拉伸应变半导体层上的所述至少一个栅极区域上的拉伸应变引发衬垫，其中所述拉伸应变引发衬垫在所述拉伸应变半导体层的所述器件沟道部分中产生单轴应变，其中所述拉伸单轴应变在与所述拉伸应变半导体层的所述器件沟道部分平行的方向上。
本发明的另一方面是一种包括nFET和pFET器件的互补金属氧化物半导体(CMOS)结构。概括地，本发明的结构包括衬底，包括具有pFET器件区域和nFET器件区域的拉伸应变半导体层；所述pFET器件区域内的至少一个栅极区域，包含位于所述拉伸应变半导体层的pFET器件沟道部分上的栅极导体；所述nFET器件区域内的至少一个栅极区域，其包含位于所述衬底的所述拉伸应变半导体表面的nFET器件沟道部分上的栅极导体；位于所述pFET器件区域中所述至少一个栅极区域上的压缩应变引发衬垫，其中所述压缩应变引发衬垫在所述pFET器件沟道中产生压缩单轴应变；以及位于所述nFET器件区域中所述至少一个栅极区域上的拉伸应变引发衬垫，其中所述拉伸应变引发衬垫在所述nFET器件沟道中产生单轴拉伸应变。
上述结构还可以包括nFET器件区域和pFET器件区域中与至少一个栅极区域相邻的应变引发阱，其中pFET器件区域中的应变引发阱增加压缩单轴应变而nFET器件区域中的应变引发阱增加拉伸单轴应变。
本发明的另一方面是一种形成上述半导体结构的方法，其包括在衬底的器件沟道部分中提供单轴应变的应力引发衬垫和/或应变引发阱。概括地，本发明的方法包括步骤提供具有至少一个应变半导体表面的衬底，所述至少一个应变半导体表面具有在第一方向和第二方向上具有相等幅度的内部应变，其中所述第一方向与所述第二方向在相同晶面内并且与所述第二方向垂直；在所述至少一个应变半导体表面上产生至少一个半导体器件，所述至少一个半导体器件包括位于所述半导体表面的器件沟道部分上的栅极导体，所述器件沟道将源极和漏极区域分离；以及在所述至少一个栅极区域上形成应变引发衬垫，其中所述应变引发衬垫在所述器件沟道中产生单轴应变，其中所述至少一个应变半导体表面的所述器件沟道部分内所述第一方向上的所述应变幅度与所述第二方向不同。
本发明的另一方面是一种增加半导体层内双轴应变的方法。半导体层内的双轴应变可以通过在具有固有压缩或拉伸介电填充材料的有效器件区域周围形成隔离区域来增加压缩或拉伸。根据本发明的方法，单轴应变可以通过形成与至少一个栅极区域相邻的一组应变引发阱，代替应变引发衬垫，或者与应变引发衬垫相组合来引发。
本发明也提供在松弛衬底上形成的半导体器件中改进的载流子迁移率，其中与晶体管的器件沟道平行的单轴应力由位于晶体管上的应变引发衬垫和位置与器件沟道相邻的应变引发阱的组合提供。概括地，本发明的半导体结构包括松弛衬底；所述松弛衬底的器件沟道部分上包含栅极导体的至少一个栅极区域，所述器件沟道部分将与所述至少一个导体相邻的源极和漏极区域分离；与所述至少一个栅极区域相邻的应变引发阱；以及位于所述至少一个栅极区域上的应变引发衬垫，其中所述应变引发衬垫和所述应变引发阱产生单轴应变到位于所述至少一个栅极区域下面的所述衬底的所述松弛部分的所述器件沟道部分。
本发明的另一方面是一种包括nFET和pFET器件的互补金属氧化物半导体(CMOS)结构，其中器件可以在具有双轴应变半导体表面和/或松弛半导体表面的衬底上形成。概括地，一种提供在具有松弛且双轴应变半导体表面的衬底上形成的CMOS结构的方法包括提供具有第一器件区域和第二器件区域的衬底，在所述第一器件区域和第二器件区域中产生位于所述衬底的器件沟道部分上的至少一个半导体器件；以及在所述第一器件区域和所述第二器件区域中产生单轴应变，其中所述单轴应变与所述第一器件区域和所述第二器件区域的所述器件沟道平行的方向上。第一器件区域可以包括双轴应变半导体表面而第二器件区域可以包括松弛半导体表面。
根据本发明，在第一器件区域和第二器件区域中产生单轴应变还包括处理第一器件区域和第二器件区域以提供应变引发结构的组合。第一器件区域还包括双轴应变半导体表面和至少一个半导体器件上的应变引发衬垫，双轴应变半导体表面和与至少一个半导体器件相邻的应变引发阱，或其组合。第二器件区域可以包括松弛衬底，至少一个半导体器件上的应变引发衬垫和与至少一个半导体器件相邻的应变引发阱。
图1是包括具有单轴拉伸应变的nFET器件沟道的本发明半导体器件一种实施方案的图示(通过横截面视图)，其中单轴拉伸应变在与器件沟道平行的方向上。
图2是包括位于SiGe层上具有单轴压缩应变的pFET器件沟道的本发明半导体器件另一种实施方案的图示(通过横截面视图)，其中单轴压缩应变在与器件沟道平行的方向上。
图3是包括位于Si:C层上具有单轴压缩应变的pFET器件沟道的本发明半导体器件另一种实施方案的图示(通过横截面视图)，其中单轴压缩应变在与器件沟道平行的方向上。
图4是本发明CMOS结构的一种实施方案的图示(通过横截面视图)，包括图1中描绘的nFET器件和图2中描绘的pFET器件。
图5是本发明CMOS结构的一种实施方案的图示(通过横截面视图)，包括图1中描绘的nFET器件和图3中描绘的pFET器件。
图6是本发明半导体器件的另一种实施方案的图示(通过横截面视图)，包括在松弛半导体衬底上形成的具有单轴压缩应变的nFET器件沟道。
图7是本发明半导体器件的另一种实施方案的图示(通过横截面视图)，包括在松弛半导体衬底上形成的具有单轴拉伸应变的pFET器件沟道。
图8是本发明CMOS结构的一种实施方案的图示(通过横截面视图)，包括松弛衬底区域和双轴应变半导体区域。
图9(a)-9(c)是晶格维度和与处于压缩和拉伸的器件沟道平行的单轴应变之间关系的图示。
图10是具有拉伸应变引发和压缩应变引发介电层(拉伸应变引发和压缩应变引发衬垫)的nFET器件的Ioff比Ion的线图。
图11是具有拉伸应变引发和压缩应变引发介电层(拉伸应变引发和压缩应变引发衬垫)的pFET器件的Ioff比Ion的线图。
具体实施例方式
本发明提供一种包括pFET和nFET器件的CMOS结构，其中每种器件类型的器件沟道中单位晶格的对称可以分解成三个方向，其中每个方向的晶格维度(常数)至少差.05％。器件沟道中的晶格方向包括平行于沟道平面(x方向)，垂直于沟道平面(y方向)和离开沟道平面(z方向)。
本发明还提供一种应变硅nFET，其中与nFET器件沟道平行的晶格常数大于与nFET器件沟道垂直的晶格常数，其中晶格常数差异由与器件沟道平行的拉伸单轴应变引起。本发明也提供一种应变硅pFET，其中与pFET器件沟道垂直的晶格常数大于与pFET器件沟道平行的晶格常数，其中晶格常数差异由与器件沟道平行的压缩单轴应变引起。本发明还提供一种在松弛衬底表面上的pFET和/或nFET器件，其中应变引发衬垫和应变引发阱的组合产生与pFET和/或nFET器件的器件沟道部分平行的单轴应变。
现在参考本申请的附图更详细地讨论本发明。在附随附图中，类似和/或相应元素由类似参考数字引用。在附图中，显示并描述单个栅极区域。尽管该说明，本发明并不局限于包括单个栅极区域的结构。代替地，考虑多个这种栅极区域。
参考图1，在本发明的一种实施方案中，提供在分层栈10的器件沟道12中具有单轴拉伸应变的n型场效应晶体管(nFET)20，其中单轴拉伸应变在与器件沟道12的长度平行的方向上。器件沟道12的长度将器件的源极和漏极区域13，14的延长7分离。nFET 20的器件沟道12内的单轴拉伸应变由双轴拉伸应变半导体层15和拉伸应变引发衬垫25的组合而产生。栅极区域5包括栅极电介质2上面的栅极导体3。
双轴拉伸应变半导体层15通过在SiGe应变引发层17上外延生长硅形成。双轴拉伸应变在由其晶格常数大于硅的材料形成的表面上生长的外延硅引发。锗的晶格常数比硅的大大约4.2％，并且SiGe合金的晶格常数关于它的锗浓度呈线性。结果，包含50％原子百分比锗的SiGe合金的晶格常数比硅的晶格常数大大约2.1倍。这种SiGe应变引发层17上的Si的外延生长在双轴拉伸应变下产生Si层，底层SiGe应变引发层17基本上完全或部分地未拉伸，或松弛。
术语“双轴拉伸”表示拉伸应变在与nFET器件沟道12平行的第一方向上和与nFET器件沟道12垂直的第二方向上产生，其中第一方向上应变的幅度与第二方向上应变的幅度相等。
拉伸应变引发衬垫25，优选地包括Si3N4，位于栅极区域5和与栅极区域5相邻的双轴拉伸应变半导体层15的暴露表面上。拉伸应变引发衬垫25，与双轴拉伸应变半导体层15结合，在器件沟道12上产生大约100MPa～3000MPa的单轴拉伸应变，其中器件沟道12上单轴应变的方向与器件沟道12的长度平行。
在拉伸应变引发衬垫25形成之前，器件沟道12处于双轴拉伸应变，其中在与器件沟道12垂直的方向上产生的应变的幅度等于在与器件沟道12平行的方向上产生的应变。拉伸应变引发衬垫25的应用在与器件沟道12平行的方向(x方向)上产生单轴应变，其中与器件沟道12平行的拉伸应变的幅度大于与器件沟道12垂直的拉伸应变的幅度。此外，沿着器件沟道12 nFET器件12内的晶格常数大于跨越器件沟道12的晶格常数。
再次参考图1，在本发明的另一种实施方案中，拉伸应变引发阱30在各自源极和漏极区域13，14中位置与器件沟道12相邻。拉伸应变引发阱30包括掺碳硅(Si:C)或掺碳硅锗(SiGe:C)。包括固有拉伸Si:C的拉伸应变引发阱30可以在双轴拉伸应变半导体层15的凹进部分上外延生长。术语“固有拉伸Si:C层”表示Si:C层在内部拉伸应变下，其中拉伸应变由Si:C的较小晶格维度和Si:C外延生长于其上的层的加大晶格维度之间的晶格失配而产生。拉伸应变引发阱30在与nFET器件沟道12平行的方向上在器件沟道12内产生单轴拉伸应变。
在一种实施方案中，当提供拉伸应变引发衬垫25时，拉伸应变引发阱30可以省略。在本发明的另一种实施方案中，当提供拉伸应变引发阱30时，拉伸应变引发衬垫25可以省略。在又一种实施方案中，拉伸应变引发阱30和拉伸应变引发衬垫25都使用。形成本发明nFET 20的方法现在更详细地描述。
在第一处理步骤中，提供包括双轴拉伸应变半导体层15的分层栈10。分层栈10可以包括拉伸的SiGe上应变Si，绝缘体上SiGe(SSGOI)上的应变Si，或拉伸的绝缘应变Si(SSDOI)。在优选实施方案中，分层栈10包括SiGe应变引发层17上具有含硅双轴拉伸应变半导体层15的拉伸SSGOI。
在第一处理步骤中，SiGe应变引发层17在含Si衬底9上形成。术语“含Si层”在这里用来表示包含硅的材料。含Si材料的说明性实例包括，但不局限于，Si，SiGe，SiGeC，SiC，多晶硅，也就是polySi，外延硅，也就是epi-Si，非晶硅，也就是a:Si，SOI及其多层。可选绝缘层可以位于SiGe应变引发层17和含Si衬底9之间。
SiGe应变引发层17使用外延生长处理或由沉积处理例如化学汽相沉积(CVD)在整个含Si衬底10上形成。SiGe应变引发层17的Ge含量典型地为5％～50％，根据原子量％，10％～20％甚至更典型。典型地，SiGe应变引发层17可以生长为大约10nm～100nm的厚度。
双轴拉伸应变半导体层15然后在SiGe层17上形成。双轴拉伸应变半导体层15包括晶格维度小于底层SiGe层17的晶格维度的外延生长含Si材料。双轴拉伸应变半导体层15可以生长到小于其临界厚度的厚度。典型地，双轴拉伸应变半导体层15可以生长至大约10nm～100nm的厚度。
作为选择，双轴拉伸应变半导体层15可以直接在绝缘层上形成以提供绝缘应变硅(SSDOI)衬底。在该实施方案中，包含外延Si的双轴拉伸应变半导体层15在具有SiGe表面的圆片上生长。双轴拉伸应变半导体层15然后使用结合方法结合到支承衬底的介电层，例如热结合。在结合之后，具有SiGe表面的圆片和应变Si层上的SiGe层使用包括智能切除和刻蚀的处理去除以提供直接结合到介电层的双轴拉伸应变半导体层26。具有至少双轴拉伸应变半导体层15的绝缘应变Si衬底105的形成的更详细描述在标题为绝缘应变Si结构的共同转让美国专利6,603,156号中提供。
在具有双轴拉伸应变半导体层15的层叠结构10形成之后，nFET器件20然后使用常规MOSFET处理步骤形成，包括但不局限于常规栅极氧化预清洁和栅极介电2形成；栅电极3形成和图案形成；栅极再氧化；源极和漏极延长7形成；通过沉积和刻蚀的侧壁隔板4形成；以及源极和漏极13，14形成。
在下一个处理步骤中，拉伸应变引发衬垫25然后至少在栅极区域5和与栅极区域5相邻的双轴拉伸应变半导体层15的暴露表面上沉积。拉伸应变引发衬垫25结合双轴拉伸应变半导体层15在nFET器件的器件沟道12内产生具有与器件沟道12平行的方向的单轴拉伸应变。拉伸应变引发衬垫25可能包括氮化物、氧化物、掺杂氧化物例如硼磷硅酸盐玻璃，Al2O3，HfO2，ZrO2，HfSiO，共用半导体处理的其他介电材料或其任何组合。拉伸应变引发衬垫25可以具有大约10nm～500nm的厚度，优选地大约50nm。拉伸应变引发衬垫25可以由等离子增强化学汽相沉积(PECVD)或快速热化学汽相沉积(RTCVD)沉积。
优选地，拉伸应变引发衬垫25包括氮化物，例如Si3N4，其中沉积处理的处理条件被选择以在沉积层中提供固有拉伸应变。例如，等离子增强化学汽相衬底(PECVD)可以提供具有固有拉伸应变的氮化物应力引发衬垫。由PECVD沉积的氮化物应力引发衬垫的应力状态可以通过改变沉积条件来控制以更改沉积舱中的反应速率。更具体地，沉积氮化物应变引发衬垫的应力状态可以通过改变沉积条件，例如SiH4/N2/He气体流动速率，压力，RF功率和电极间隙来设置。
在另一个实例中，快速热化学汽相沉积(RTCVD)可以提供具有内部拉伸应变的氮化物拉伸应变引发衬垫25。在由RTCVD沉积的氮化物拉伸应变引发衬垫25中产生的内部拉伸应变的幅度可以通过改变沉积条件来控制。更具体地，氮化物拉伸应变引发衬垫25内拉伸应变的幅度可以通过改变沉积条件例如前体沉积、前体流动速率和温度来设置。
在本发明的另一种实施方案中，拉伸应变引发阱30可以在nFET器件20形成之后且拉伸应变引发衬垫25沉积之前形成。在第一处理步骤中，凹进部分在源极和漏极区域13，14位于其中的双轴拉伸应变半导体层15的部分中形成。凹进部分可以使用光刻和刻蚀形成。具体地，光刻掩模，优选地包括形成图案的光致抗蚀剂，在整个结构的表面上形成，除了与栅极区域相邻的双轴拉伸应变半导体层15的部分之外。定向(各向异性)刻蚀然后使得覆盖源极和漏极区域13，14的双轴拉伸应变半导体层15的表面从栅极区域5位于其上的表面凹陷大约10nm～300nm的深度。
在优选实施方案中，拉伸应变引发阱30侵占栅极区域5中与栅电极3邻接的侧壁隔板4下面。通过定位拉伸应变引发阱30更接近器件沟道12，沿着器件沟道12产生的应变增加。拉伸应变引发阱30可以由包括第一定向(各向异性)刻蚀，继之以非定向(各向同性)刻蚀的刻蚀步骤更接近器件沟道12而定位，其中非定向刻蚀底切侧壁隔板4以提供侵占器件沟道12的凹进部分。
在下一个处理步骤中，掺碳硅(Si:C)然后在覆盖形成拉伸应变引发阱30的源极和漏极区域13，14的双轴拉伸应变半导体层15的凹进表面上外延生长。外延生长的Si:C在内部拉伸应变(也称作固有拉伸应变)下，其中拉伸应变由外延生长的Si:C的较小晶格维度和Si:C外延生长于其上的双轴拉伸应变半导体层15的凹进表面的较大晶格维度之间的晶格失配而产生。拉伸应变引发阱30在nFET器件20器件沟道12内产生具有与器件沟道12平行的方向的单轴拉伸应变。虽然Si:C是优选的，任何固有拉伸材料可以利用，例如Si，固有拉伸氮化物和氧化物，只要单轴拉伸应变在器件沟道12内产生。
在本发明的另一种实施方案中，然后形成包括固有拉伸介电填充的拉伸应变引发隔离区域50，其中固有拉伸介电填充增加双轴拉伸应变半导体层15中的应变幅度大约0.05～1％。隔离区域50通过使用定向刻蚀处理例如反应离子刻蚀首先刻蚀沟槽形成。在沟槽形成之后，沟槽然后用具有固有拉伸应变的电介质填充，例如由化学汽相沉积而沉积的氮化物或氧化物。产生固有拉伸介电填充的沉积条件与上面公开的形成拉伸应变介电衬垫25的沉积条件类似。常规平面处理例如化学机械抛光(CMP)可能可选地用来提供平面结构。
参考图2并且在本发明的另一种实施方案中，提供在衬底10的器件沟道12中具有单轴压缩应变的n型场效应晶体管(pFET)45，其中单轴压缩应变在与器件沟道12的长度平行的方向上。在该实施方案中，单轴压缩应变由双轴拉伸应变半导体层15和压缩应变引发衬垫55的组合而产生。
双轴拉伸应变半导体层15与参考图1上述的双轴拉伸应变半导体层15类似地，在SiGe应变引发层17之上外延生长Si。双轴拉伸应变半导体层15，可以包括SiGe应变引发层17上的外延硅生长，其中SiGe应变引发层17的Ge浓度大于5％。
返回参考图2，压缩应变引发衬垫55，优选地包括Si3N4，并且位于栅极区域5和与栅极区域5相邻的双轴拉伸应变半导体层15的暴露表面上。压缩应变引发衬垫55结合双轴拉伸应变半导体层15在器件沟道12上产生大约100MPa～2000MPa的单轴压缩应变，其中单轴应变的方向与器件沟道12的长度平行。
在压缩应变引发衬垫55形成之前，器件沟道12处于双轴拉伸应变，其中在与器件沟道12垂直的方向上产生的拉伸应变的幅度等于与器件沟道12平行的方向上产生的拉伸应变。压缩应变引发衬垫55的应用在与器件沟道12平行的方向上产生单轴压缩应变。因此，跨越器件沟道12 pFET器件45中晶格常数大于沿着器件沟道12的晶格常数。
仍然参考图2，并且在本发明另一种实施方案中，压缩应变引发阱60位置与各自源极和漏极区域13，14中器件沟道相邻。包括固有压缩SiGe的压缩应变引发阱60可以在双轴拉伸应变半导体层15的凹进部分上外延生长。术语“固有压缩SiGe层”表示SiGe层在固有压缩应变之下(也称作固有压缩应变)，其中压缩应变由SiGe的较大晶格维度和SiGe外延生长于其上的较小晶格维度之间的晶格失配而产生。压缩应变引发阱60在器件沟道12中产生单轴压缩应变。器件沟道12中的单轴压缩应变可以通过将压缩应变引发阱60接近器件沟道而增加。在一种优选实施方案中，压缩应变引发阱60进展在栅极区域5中邻接栅电极3的侧壁隔板4之下。
现在描述形成本发明nFET 45的方法。在第一处理步骤中，提供具有双轴拉伸应变半导体层的分层结构10。在一种实施方案中，分层结构10包括覆盖SiGe应变引发层17的双轴拉伸引发半导体层15，其中SiGe应变引发层17在含Si衬底9上形成。含Si衬底9和SiGe层17类似于上面参考图1描述的含Si衬底9和SiGe层17。
在分层结构10形成之后，pFET器件45然后使用常规处理形成。pFET器件45使用与产生nFET器件20的那些类似的MOSFET处理形成，如参考图1描述的，除了源极和漏极区域13，14是p型掺杂。
返回参考图2，在下一个处理步骤中，压缩应变引发衬垫55然后在至少栅极区域5和与栅极区域5相邻的双轴拉伸应变半导体层15的暴露表面上沉积。压缩应变引发衬垫55可以包括氮化物、氧化物、掺杂氧化物例如硼磷硅酸盐玻璃，Al2O3，HfO2，ZrO2，HfSiO，共同地半导体处理的其他介电材料或其任何组合。压缩应变引发衬垫55可以具有大约10nm～100nm的厚度，优选地为大于50nm。压缩应变引发衬垫55可以由等离子增强化学汽相沉积(PECVD)沉积。
优选地，压缩应变引发衬垫55包括氮化物，例如Si3N4，其中沉积处理的处理条件被选择以提供沉积层中的固有压缩应变。例如，等离子增强化学汽相沉积(PECVD)可以提供包含具有压缩内部应变的氮化物应变引发衬垫。沉积氮化物应变引发衬垫的应力状态可以通过改变沉积舱中的条件从而更改反应速率来设置，其中沉积条件包括SiH4/N2/He气体流动速率，压力，RF功率和电极间隙。
在本发明另一种实施方案中，SiGe压缩应变引发阱60可以在pFET器件45形成之后以及在压缩应变引发衬垫55的沉积之前形成。在第一处理步骤中，凹进部分在与栅极区域5相邻的双轴拉伸应变半导体层15的部分内形成，其中源极和漏极区域13，14位于其中。凹进部分可以使用光刻和刻蚀形成。具体地，刻蚀掩模，优选地包括形成图案的光致抗蚀剂，在整个结构的表面上形成，除了与栅极区域相邻的双轴拉伸应变半导体层15的部分之外。定向刻蚀处理然后使得覆盖源极和漏极区域13，14的双轴拉伸应变半导体层15的表面从栅极区域5位于其上的表面陷入大约10nm～300nm的深度。在优选实施方案中，压缩应变引发阱60可以通过包括第一定向(各向异性)刻蚀，继之以非定向(各向同性)刻蚀的刻蚀处理更接近器件沟道而定位，其中非定向刻蚀底切侧壁隔板4以提供侵入器件沟道12的凹进部分。通过将压缩应变引发阱60定位更接近器件沟道12，沿着器件沟道12产生的应变增加。
在下一个处理步骤中，SiGe然后在覆盖形成压缩应变引发阱60的源极和漏极区域13，14的双轴拉伸应变半导体层15的凹进表面上外延生长。外延生长SiGe在内部压缩应变下(也称作固有压缩应变)，其中压缩应变由外延生长SiGe的较大晶格维度和SiGe外延生长于其上的双轴拉伸应变半导体层15的较小晶格维度之间的晶格失配而产生。压缩应变引发阱60在pFET器件45的器件沟道12中产生具有与器件沟道12平行的方向的单轴压缩应变。
在一种实施方案中，当提供压缩应变引发衬垫55时，压缩应变引发阱60可以省略。在本发明的另一种实施方案中，当提供压缩应变引发阱60时，压缩应变引发衬垫55可以使用。
在本发明的另一种实施方案中，形成包含固有压缩介电填充的压缩应变引发隔离区域65，其中固有压缩介电填充增加双轴拉伸应变半导体层15中应变幅度大约0.05～1％。压缩应变引发隔离区域65通过使用定向刻蚀处理首先刻蚀沟槽形成，例如反应离子刻蚀。在沟槽形成之后，沟槽使用具有固有压缩应变的电介质填充，例如通过化学汽相沉积而沉积的氮化物或氧化物。产生压缩应变引发介电填充的沉积条件类似于上面公开的用于形成压缩应变介电衬垫55的沉积条件。
参考图3，在本发明的另一种实施方案中，提供在衬底10(a)的器件沟道12中具有单轴压缩应变的pFET 75，其中压缩单轴应变在与器件沟道12平行的方向上。在该实施方案中单轴压缩应变由双轴压缩应变半导体层25与压缩应变引发衬垫55的组合产生。
双轴压缩应变半导体层26是在掺碳硅(Si:C)应变引发层18上生长的外延硅。双轴压缩应变在由晶格常数小于硅的晶格常数的材料形成的表面上生长的外延硅中引起。碳的晶格常数小于硅的晶格常数。这种Si:C应变引发层18上Si的外延生长在双轴压缩应变下产生Si层，底层Si:C硅引发层18基本上未应变，或松弛。术语“双轴压缩”表示压缩应变在与器件沟道12平行的第一方向上和与器件沟道12垂直的第二方向上产生，其中第一方向上应变的幅度等于第二方向上应变的幅度。
压缩应变引发衬垫55类似于上面参考图2描述的压缩应变引发衬垫，并且优选地包括Si3N4。返回参考图3，压缩应变引发衬垫55位于栅极区域5和与栅极区域5相邻的双轴压缩应变半导体层26的暴露表面上。
压缩应变引发衬垫55在器件沟道12上产生大约100MPa～2000MPa的单轴压缩应变，其中单轴应变的方向与器件沟道12的长度平行。
在压缩应变引发衬垫44形成之前，器件沟道12处于双轴压缩应变中；因为与器件沟道12垂直的方向上产生的应变的幅度等于在与器件沟道12平行的方向上产生的应变。压缩应变引发衬垫55的应用在与器件沟道12平行的方向上产生单轴应变，其中与器件沟道12垂直的压缩应变的幅度小于与器件沟道12平行的压缩应变的幅度。此外，与器件沟道12垂直的pFET器件中的晶格常数大约沿着器件沟道12的晶格常数。
再次参考图3，在本发明的另一种实施方案中，SiGe压缩应变引发阱60位置与器件沟道12相邻。包含固有压缩SiGe的压缩应变引发阱60可以在双轴压缩应变半导体层26的凹进部分上外延生长并且类似于参考图2描述的SiGe压缩应变引发阱60。优选地，SiGe压缩应变引发阱60侵入在栅极区域5中与栅电极3邻接的侧壁隔板4下面。
现在将更详细描述形成本发明pFET75的方法。在第一处理步骤中，提供具有覆盖Si:C应变引发层的双轴压缩应变半导体层26的分层结构10(a)，其中Si:C应变引发层18在含Si衬底9上形成。图3中描绘的含Si衬底9类似于上面参考图1描述的含Si衬底9。
Si:C应变引发层18使用外延生长处理在整个含Si衬底9上形成，其中Si:C应变引发层18的C含量小于大约6％，根据原子百分比，优选地0.5％～4％。典型地，Si:C应变引发层18可以生长到大约10nm～100nm范围的厚度。
双轴压缩应变半导体层26然后在Si:C应变引发层18上形成。双轴压缩应变半导体层26包括晶格维度大于底层Si:C层18的晶格维度的外延生长含Si材料。双轴压缩应变半导体层26可以生长为小于其临界厚度的厚度。典型地，双轴压缩应变半导体层26可以生长为大约10nm～100nm范围的厚度。
作为选择，双轴压缩应变半导体层26可以直接在绝缘层上形成以提供绝缘应变硅(SSDOI)衬底。在该实施方案中，包含外延Si的压缩应变半导体层26在具有Si:C表面的处理圆片上上涨。压缩应变半导体层26然后使用结合方法，例如热结合而结合到支承衬底的介电层。在结合之后，具有Si:C表面的结合圆片使用智能切除和刻蚀去除以提供直接结合到介电层的双轴压缩应变半导体层26。
在分层结构10(a)形成之后，pFET器件75在双轴压缩应变半导体层26上形成，如参考图2描述的。
返回参考图3，在下一个处理步骤中，压缩应变引发衬垫55然后至少在栅极区域5和与栅极区域5相邻的双向压缩应变半导体层26的暴露表面上沉淀。压缩应变引发衬垫55类似于上面参考图2描述的压缩应变引发衬垫。
优选地，压缩应变引发衬垫55包括氮化物，例如Si3N4，其中沉积处理的处理条件被选择以在沉积层中提供固有压缩应变。例如，等离子增强化学汽相沉淀(PECVD)可以提供具有压缩内部应力的氮化物应力引发衬垫。沉积的氮化物应力引发衬垫的应力状态可以通过改变沉积舱中的沉积条件从而更改反应速率来设置，其中沉积条件包括SiH4/N2/He气体流动速率、压力、RF功率和电极间隙。
与图2中描绘的实施方案类似，压缩应变引发阱60，优选地包含固有压缩SiGe，以及压缩应变引发隔离区域65，优选地包含固有压缩介电填充，然后可以如图3中描绘地形成。优选地，压缩应变引发阱60嵌入栅极区域5中与栅电极3邻接的侧壁隔板4下面。
参考图4，在本发明的另一种实施方案中，提供在相同衬底100上包含图1中描绘的本发明的nFET器件20和图2中描绘的本发明的pFET器件45的CMOS结构。每个nFET器件20具有在与nFET器件沟道12平行的方向上的晶格常数大于与nFET器件沟道21垂直的方向上的晶格常数的器件沟道12，其中晶格常数差异由拉伸单轴应变引起。每个pFET45具有与pFEt器件沟道12垂直的方向上的晶格常数大于与pFET器件沟道12平行的晶格常数的器件沟道12，其中晶格常数差异由压缩单轴应变引起。图4中描绘的CMOS结构使用产生nFET器件20和pFET器件45的上述方法形成。
更具体地，首先提供包含覆盖SiGe应变引发层17而形成的单轴拉伸应变半导体层15，如上面参考图1描述的。nFET器件20然后在衬底100的nFET器件区域120中形成，且pFET器件45在衬底100的pFET器件区域140中形成，其中nFET器件区域120由隔离区域70与pFET器件区域分离。与前述实施方案类似，在pFET器件区域140和nFET器件区域120中产生的单轴应变可以通过使用固有压缩或固有拉伸介电填充来填充隔离区域70而增加。
nFET器件区域140和pFET器件区域120然后使用常规块掩模选择性地处理。例如，第一块掩模在pFET器件区域140上形成，留下nFET器件区域120暴露。nFET器件区域120然后被处理以产生nFET器件20，拉伸应变引发衬垫25和拉伸应变引发阱30，如上面参考图1描述的。nFET器件区域120和pFET器件区域140由隔离区域70分离，其中固有拉伸或固有压缩介电填充材料可以增加nFET或pFET器件区域120，140中的双轴应变。
第一块掩模然后去除并且第二块掩模在nFET器件区域120上形成，留下pFET器件区域140暴露。pFET器件区域140被处理以产生pFET器件45，压缩应变引发衬垫55和压缩应变引发阱60，如上面参考图2描述的。第二块掩模然后去除。
参考图5，在本发明的另一种实施方案中，提供在相同衬底上包含图1中描绘的nFET器件20和图3中描绘的pFET器件75的CMOS结构。图5中描绘的CMOS结构提供相同衬底105上nFET电流区域的进一步增强以及pFET电流驱动的改进。
图5中描绘的CMOS结构使用产生图1中描绘的nFET器件20和图3中描绘的pFET器件75的上述方法形成，其中使用块掩模来选择性地处理CMOS结构的部分，其中nFET器件20和pFET器件75形成于其中。
首先，提供具有覆盖pFET器件区域140中Si:C应变引发层18的至少双轴压缩应变半导体层26以及覆盖nFET器件区域120中的SiGE应变引发层17的双轴拉伸应变压缩层15的应变Si衬底105。应变Si衬底105可以使用沉积、外延生长、光刻和刻蚀来形成。包含压缩应变半导体层26和拉伸应变半导体层15的双轴应变Si衬底105形成的更详细描述在2004年6月3日提交的、标题为“整体或SOI衬底的多材料上的应变Si”的共同转让美国专利申请10/859,736号中提供。
在下一个处理步骤中，第一块掩模在pFET器件区域140上形成，留下nFET器件区域120中的双轴拉伸应变半导体层15暴露。双轴拉伸应变半导体层15被处理以提供包含拉伸应变引发衬垫25和拉伸应变引发阱30的nFET器件20，其中拉伸单轴应变在nFET器件沟道12中产生。nFET器件20根据上面参考图1描述的方法处理。
在nFET器件20形成之后，第一块掩模被剥去以暴露双轴压缩应变半导体层26并且第二块掩模形成在位于双轴拉伸应变半导体层15中的nFET器件20上面。双轴压缩应变半导体层26被处理以提供包含压缩应变引发衬垫55和压缩应变引发阱60的pFET器件75，其中单轴压缩应变在pFET器件75的器件沟道12中产生。pFET器件75根据上面参考图3描述的方法处理。
参考图6，在本发明的另一种实施方案中，提供在松弛衬底85的器件沟道12部分中具有单轴拉伸应变的n型场效应晶体管(nFET)20，其中单轴拉伸应变在与器件沟道12的长度平行的方向上。言责nFET器件20的器件沟道12的单轴拉伸应变由拉伸应变引发衬垫25和拉伸应变引发阱30的组合产生。
术语“松弛衬底”表示不具有内部应力的衬底，其中与沟道平面平行的方向(x方向)、与沟道平面垂直的方向(y方向)和离开沟道平面的方向(z方向)上的晶格维度相同。松弛衬底85可能包括任何半导体材料，包括但不局限于Si，应变Si，Si1-yCy，Si1-x-yGexCy，Si1-xGex，Si合金，Ge，Ge合金，GaAs，InAs，InP以及其他III-V和II-VI半导体。松弛衬底85也可能是绝缘体硅衬底(SOI)或绝缘体上SiGe(SGOI)衬底。松弛衬底85的厚度对于本发明不重要。优选地，松弛衬底85包括含Si材料。
拉伸应变引发衬垫25，优选地包括Si3N4，并且位于栅极区域5和与栅极区域5相邻的松弛衬底85的暴露表面上。拉伸应变引发衬垫25可以包括氮化物、氧化物例如硼磷硅酸盐玻璃、Al2O3、HfO2、ZrO2、HfSiO、共同地半导体处理的其他介电材料或其任何组合。拉伸应变引发衬垫25可以具有大约10nm～500nm范围的厚度，优选地是大约50nm。拉伸应变引发衬垫25可以由等离子增强化学汽相沉积(PECVD)或快速热化学汽相沉积(RTCVD)沉淀。
优选地，拉伸应变衬垫25包括氮化物，例如Si3N4，其中沉积处理的处理条件被选择以在沉积层中提供固有拉伸应变。例如，等离子增强化学汽相沉积(PECVD)可以提供具有固有拉伸应变的氮化物应力引发衬垫。由PECVD沉积的氮化物应力引发衬垫的应力状态可以通过改变沉积舱内的沉积条件从而更改反应速率来控制。更具体地，沉积的氮化物应变引发衬垫的应力状态可以通过改变沉积条件例如SiH4/N2/He气体流动速率，压力，RF功率和电极间隙来设置。在另一个实例中，快速热化学汽相沉积(RTCVD)可以提供具有内部拉伸应力的氮化物拉伸应变引发衬垫25。由RTCVD沉积的氮化物拉伸应变引发衬垫25中产生的内部拉伸应变的幅度可以通过改变沉积条件来控制。更具体地，氮化物拉伸应变引发层25内拉伸应变的幅度可以通过改变沉积条件例如前体成分、前体流动速率和温度来设置。
拉伸应变引发阱30在各自源极和漏极区域13，14中相邻器件沟道12放置。拉伸应变引发阱30可以包括掺碳硅(Si:C)或掺碳硅锗(SiGe:C)。包含固有Si:C的拉伸应变引发阱30可以在松弛衬底85的凹进部分上外延生长。
拉伸应变引发阱30与拉伸应变引发衬垫25结合在器件沟道12中与nFET器件沟道12平行的方向上产生单轴拉伸应变。拉伸应变引发衬垫25和应变引发阱30的组合在器件沟道12上产生从大约100MPa～2000MPa范围的单轴压缩应变，其中单轴应变的方向平行于器件沟道12的长度。形成图1中所描绘的结构的方法适合于提供图6中描绘的结构，除了形成图6中描绘的结构的方法包括松弛衬底85，与先前实施方案的应变衬底相反。
参考图7，在本发明的另一种实施方案中，提供在松弛衬底85的器件沟道12部分中具有单轴压缩应变的p型场效应晶体管(pFET)45，其中单轴压缩应变在与器件沟道12的长度平行的方向上。压缩应变引发衬垫55与压缩应变引发阱60结合产生沿着松弛衬底85的器件沟道12部分的压缩单轴应变，其中与器件沟道平行的单轴压缩应变提供pFET器件45中的载流子迁移率增强。
松弛衬底85类似于在图6中描绘的松弛衬底。压缩应变引发衬垫55结合压缩应变引发阱60的应用在与器件沟道12平行的方向上产生单轴压缩应变。因此，pFET器件45中跨越器件沟道12的晶格常数大于沿着器件沟道12的晶格常数。
压缩应变引发衬垫55可以包括氮化物、氧化物、掺杂氧化物例如硼磷硅酸盐玻璃，Al2O3，HfO2，ZrO2，HfSiO，共同地半导体处理的其他介电材料或其任何组合。压缩应变引发衬垫55可以具有大约10nm至大约100nm的厚度，优选地为大于50nm。压缩应变引发衬垫55可以由等离子增强化学汽相沉积(PECVD)沉积。
压缩应变引发衬垫55包括氮化物，例如Si3N4，其中沉积处理的处理条件被选择以在沉积层中提供固有压缩应变。例如，等离子增强化学汽相沉淀(PECVD)可以提供具有压缩内部应力的氮化物应力引发衬垫。沉积的氮化物应力引发衬垫的应力状态可以通过改变沉积舱中的沉积条件从而更改反应速率来设置，其中沉积条件包括SiH4/N2/He气体流动速率、压力、RF功率和电极间隙。
压缩应变引发阱60位置与各自源极和漏极区域13，14中的器件沟道12相邻。压缩应变引发阱60可以包括SiGe。包括固有压缩SiGe的压缩应变引发阱60可以在松弛衬底85的凹进部分上外延生长。
压缩应变引发衬垫55和压缩应变引发阱60的组合在器件沟道12上产生大约100MPa～2000MPa范围的单轴压缩应力，其中单轴压缩应力的方向与器件沟道12的长度平行。形成图2中描绘的结构的方法适用于提供图7中描绘的结构，除了形成图7中描绘的结构的方法包括松弛衬底85。
参考图8，在本发明的另一种实施方案中，提供包含具有沿着松弛衬底区域150的器件沟道12的单轴应变的至少一个场效应晶体管(FET)151和具有沿着双轴应变衬底区域160的器件沟道12的单轴应变的至少一个FET 149的CMOS结构。
松弛衬底区域150中的单轴应变由FET 151上的应变引发衬垫152和与FET 151相邻的应变引发阱153结合提供。应变引发衬垫152和应变引发阱153可以被处理以引起松弛半导体表面85的器件沟道12上的拉伸应变，如上面参考图6描述的，或者引起在松弛半导体表面85的器件沟道12上的压缩应变，如上面参考图7描述的。
双轴应变衬底区域160中的单轴应变由器件沟道12下面的应变引发层155和应变引发衬垫161和/或应变引发阱154的组合提供。双轴应变衬底区域160中的应变引发层155可以包括掺碳硅(Si:C)或掺碳硅锗(SiGe:C)并且提供压缩双轴应变半导体表面，如上面参考图3描绘的，或者硅锗(SiGE)并且提供拉伸双轴应变半导体表面，如上面参考图1和2描述的。包含固有拉伸应变或固有压缩应变介电填充的隔离区域170可以增加在双轴应变衬垫区域160中产生的双轴应变。
双轴应变衬底区域160中的应变引发阱154可以包括硅锗(SiGe)，从而提供压缩单轴应变到双轴应变衬底区域160的器件沟道12，如上面参考图2和3描述的。应变引发阱154也可以包括掺碳硅(Si:C)或掺碳硅锗(SiGe:C)，因此提供拉伸单轴应变到双轴应变衬底区域160的器件沟道12，如上面参考图1描述的。应变引发层161可以在双轴应变衬底区域160中FET 149上形成，以提供拉伸或压缩单轴应变到双轴应变衬底区域160的器件沟道12，如上面参考图1-3描述的。
图8中描绘的CMOS器件可以使用与用于提供图7中描绘的CMOS结构的方法类似的方法形成，除了应变引发层在松弛衬底区域150中不存在。作为选择，应变引发层可以在松弛衬底区域150中存在，只要覆盖应变引发层的半导体表面生长为大于其临界厚度的厚度。
下面的实例已经提供以进一步说明本发明并例证可以从其中产生的一些优点。实例已经仅为了说明性目的而提供，因此本发明不应当局限于下面描绘的实例。
实例1双轴应变SGOI衬底上的压缩或拉伸介电防护层的形成在本实例中，介电防护层(压缩或拉伸应变引发层)用来通过沿着FET沟道引入单轴应变而增强驱动电流。当这种介电防护层沉积在SGOI FET上时，晶格结构响应双轴拉伸应变和较小的单轴拉伸或压缩应力的组合而扭曲。图9(a)描绘双轴拉伸应变Si的示意描绘，其中纵向晶格维度(x方向，与沟道平行)等于横向晶格维度(y方向，与器件沟道相同的平面并且与器件沟道垂直)和垂直晶格维度(z方向，离开沟道平面)。图9(b)描绘在图9(a)中描绘的双轴拉伸应变Si衬底的晶格对称，沿着沟道的重叠单轴拉伸应变产生比横向金铬维度和垂直晶格维度大的纵向晶格维度。图9(c)描绘图9(a)中描绘的双轴拉伸应变Si衬底的晶格对称，沿着沟道的重叠单轴压缩应变产生比纵向晶格维度和垂直晶格维度大的横向晶格维度。
器件使用热混合超薄SGOI衬底的300mm直径上的应力引发介电防护层(应变引发层)制造。衬底显示出色的Ge摩尔分数的均匀度(Ge)和跨越圆片的厚度([Ge]的标准方差是跨越300mm直径衬底的0.18％，并且衬底厚度的标准方差是跨越300mm直径衬底的.85nm)。FET(n型和p型)提供在具有55nm沟道长度的衬底上。拉伸和压缩介电防护层(应变引发层)然后在FET上形成。
图10显示具有拉伸纵向应变(平行于器件沟道)的nFET器件200的Ion比Ioff测量，由拉伸应变引发介电防护层超级施压，以及具有压缩纵向应变(平行于器件沟道)的nFET器件200，由压缩应变引发介电防护层超级施压。1.0V的电源电压施加到nFET器件，假设图10中描述的Ion比Ioff数据。单轴拉伸还增强应变Si nFET器件的电流驱动。图10描绘SGOI nFET可以获得驱动电流中大约10％的增强，介电防护层从压缩应变引发介电防护层变成拉伸应变引发介电防护层。
参考图11，Ion比Ioff然后对于具有拉伸纵向应变(平行于器件沟道)的pFET器件300测量，由拉伸应变引发介电防护层超级施压，以及具有压缩纵向应变(平行于器件沟道)的pFET器件300，由压缩应变引发介电防护层超级施压。0.0V的电源电压施加到pFET器件，假设图11中描述的Ion比Ioff数据。单轴压缩还增强应变Si pFET器件的电流驱动。图11描绘SGOI pFET可以获得驱动电流中大约5％的增强，介电防护层从拉伸应变引发介电防护层变成压缩应变引发介电防护层。
虽然本发明已经关于其优选实施方案而特别显示和描述，本领域技术人员应当理解，前述和其他的形式和细节的改变可以进行，而不背离本发明的本质和范围。因此，本发明不打算局限于描述和说明的确切形式和细节，但是落入附加权利要求的范围内。
权利要求
1.一种半导体器件，包括衬底，包括应变引发层上面的应变半导体层，其中所述应变引发层在所述应变半导体层中产生双轴应变；在所述应变半导体层的器件沟道部分上包含栅极导体的至少一个栅极区域，所述器件沟道部分将与所述至少一个栅极导体相邻的源极和漏极区域分离；以及位于所述至少一个栅极区域上的应变引发衬垫，其中所述应变引发衬垫产生单轴应变到位于所述至少一个栅极区域下面的所述应变半导体层的器件沟道部分。
2.根据权利要求1的半导体器件，其中所述应变引发衬垫包括氧化物、掺杂氧化物、氮化物、Al2O3、HfO2、ZrO2、HfSiO或其组合。
3.根据权利要求2的半导体器件，其中所述应变引发层包括具有以大约5％～50％原子量百分比范围的浓度存在的Ge的SiGe，并且在处于拉伸的所述应变半导体层中产生所述双轴应变，并且所述应变引发衬垫处于拉伸，其中所述应变引发衬垫结合所述应变引发层在平行于所述器件沟道的方向上提供处于拉伸的所述单轴应变。
4.根据权利要求2的半导体器件，其中所述应变引发层包括掺碳硅，所述碳以大约1％～6％原子量百分比范围的浓度存在，并且在处于压缩的所述应变半导体层中产生所述双轴应变，并且所述应变引发衬垫处于压缩，其中所述应变引发衬垫结合所述应变引发层在平行于所述器件沟道的方向上提供处于压缩的所述单轴应变。
5.根据权利要求3的半导体器件，还包括包含固有拉伸应变介电材料的隔离区域，其中所述固有拉伸应变介电材料增加处于拉伸的所述应变半导体层中的所述双轴应变。
6.根据权利要求4的半导体器件，还包括包含固有压缩应变介电材料的隔离区域，其中所述固有压缩应变介电材料增加处于压缩的所述应变半导体层中的所述双轴应变。
7.一种半导体器件，包括衬底，包括应变引发层上面的应变半导体层，其中所述应变引发层在所述应变半导体层中产生双轴应变；在所述衬底的所述应变半导体层的器件沟道部分上包含栅极导体的至少一个栅极区域，所述器件沟道将源极和漏极区域分离；以及与所述至少一个栅极区域相邻的应变引发阱，其中与至少一个栅极区域相邻的所述应变引发阱产生单轴应变到所述应变半导体层的所述器件沟道部分。
8.根据权利要求7的半导体器件，其中所述应变引发层包括具有以大约5％～50％范围的浓度存在的Ge的SiGe，并且在处于拉伸的所述应变半导体层中产生所述双轴应变，其中所述应变引发阱包括掺碳硅或掺碳硅锗并处于压缩，其中所述应变引发阱结合所述应变引发层在平行于所述器件沟道的方向上提供处于拉伸的所述单轴应变。
9.根据权利要求7的半导体器件，其中应变引发层包括掺碳硅，所述碳以大约1％～6％百分比范围的浓度存在，并且在处于压缩的所述应变半导体层中产生所述双轴应变，并且所述应变引发阱包括SiGe，其中所述应变引发阱结合所述应变引发层在平行于所述器件沟道的方向上提供处于压缩的所述单轴应变。
10.根据权利要求8的半导体器件，还包括包含固有拉伸应变介电材料的隔离区域，其中所述固有拉伸应变介电材料增加处于拉伸的所述应变半导体层中的所述双轴应变。
11.根据权利要求9的半导体器件，还包括包含固有压缩应变介电材料的隔离区域，其中所述固有压缩应变介电材料增加处于压缩的所述应变半导体层中的所述双轴应变。
12.一种半导体器件，包括衬底，包括压缩应变半导体表面和拉伸应变半导体表面，其中所述压缩应变半导体表面和拉伸应变半导体表面双轴应变；位于所述双轴压缩应变半导体层上的至少一个栅极区域，包括在所述衬底的所述压缩应变半导体层的器件沟道部分上的栅极导体；位于所述拉伸应变半导体层上的至少一个栅极区域，包括在所述衬底的所述拉伸应变半导体层的器件沟道部分上的栅极导体；位于所述压缩应变半导体表面上的所述至少一个栅极区域上的压缩应变引发衬垫，其中所述压缩应变引发衬垫在所述压缩应变半导体层中在所述压缩应变半导体表面的所述器件沟道部分平行的方向上产生压缩单轴应变；以及位于所述拉伸应变半导体层上的所述至少一个栅极区域上的拉伸应变引发衬垫，其中所述拉伸应变引发衬垫在所述拉伸应变半导体层中在与所述拉伸应变半导体层的所述器件沟道部分平行的方向上产生拉伸单轴应变。
13.根据权利要求12的半导体器件，其中所述压缩应变引发衬垫和所述拉伸应变引发衬垫包括氧化物、掺杂氧化物、氮化物、Al2O3、HfO2、ZrO2、HfSiO或其组合。
14.根据权利要求13的半导体器件，其中所述衬底的所述拉伸应变半导体层覆盖包含具有以大约5％～30％原子量百分比范围的浓度存在的Ge的SiGe的压缩应变引发层，并且所述衬底的所述压缩应变半导体层覆盖包含掺碳硅的拉伸应变引发层，所述碳以大约0.5％～6范围的浓度存在。
15.根据权利要求12的半导体器件，还包括邻接包含固有压缩应变介电材料的所述压缩应变半导体表面的隔离区域，其中邻接所述压缩应变半导体表面的所述隔离区域双轴增加所述压缩应变半导体表面中的压缩应变；以及邻接包含固有压缩应变介电材料的所述双轴拉伸应变半导体表面的隔离区域，其中邻接所述双轴拉伸应变半导体表面的所述隔离区域增加处于压缩的双轴应变。
16.一种半导体器件，包括衬底，包括压缩应变半导体表面和拉伸应变半导体表面，其中所述压缩应变半导体表面和拉伸应变半导体表面双轴应变；位于所述压缩应变半导体层上的至少一个栅极区域，包括在所述衬底的所述压缩应变半导体层的所述器件沟道部分上的所述栅极导体；位于所述双轴拉伸应变半导体层上的至少一个栅极区域，包括在所述衬底的所述双轴拉伸应变半导体层的器件沟道部分上的栅极导体；与所述双轴压缩应变半导体表面上的所述至少一个栅极区域相邻的压缩应变引发阱，其中所述压缩应变引发阱在所述压缩应变半导体层中产生压缩单轴应变，其中所述压缩单轴应变在与所述压缩应变半导体表面的所述器件沟道部分平行的方向上；以及与所述拉伸应变半导体层上的所述至少一个栅极区域相邻的拉伸应变引发阱，其中所述拉伸应变引发阱产生所述拉伸应变半导体层的拉伸单轴应变，其中所述拉伸单轴应变在与所述拉伸应变半导体层的所述器件沟道部分平行的方向上。
17.根据权利要求16的半导体器件，其中所述衬底的所述拉伸应变半导体层覆盖包含具有以大约5％～30％原子量百分比范围的浓度存在的Ge的SiGe的压缩应变引发层，并且所述衬底的所述压缩应变半导体层覆盖包含掺碳硅的拉伸应变引发层，所述碳以大约0.5％～6范围的浓度存在。
18.根据权利要求17的半导体器件，其中所述压缩应变引发阱包括SiGe，并且所述拉伸应变引发阱包括掺碳硅或掺碳硅锗。
19.根据权利要求18的半导体器件，还包括邻接包含固有拉伸应变介电材料的所述压缩应变半导体表面的隔离区域，其中邻接所述压缩应变半导体表面的所述隔离区域增加处于拉伸的拉伸双轴应变；以及邻接包含固有压缩应变介电材料的所述拉伸应变半导体表面的隔离区域，其中邻接所述拉伸应变半导体表面的所述隔离区域增加处于拉伸的双轴应变。
20.一种半导体器件，包括半导体衬底；位于所述半导体衬底的器件沟道部分上包括栅极导体的至少一个栅极区域，所述器件沟道部分将源极和漏极区域分离；与所述至少一个栅极区域相邻的应变引发阱；以及位于所述至少一个栅极区域上的应变引发阱，其中所述半导体衬底中的所述应变引发衬垫和所述应变引发阱在与所述器件沟道平行的方向上。
21.根据权利要求20的半导体器件，其中所述应变引发衬垫包括氧化物、掺杂氧化物、氮化物、Al2O3、HfO2、ZrO2，或HfSiO。
22.根据权利要求21的半导体器件，其中所述半导体衬底包括由底层应变引发层引起的双轴拉伸应变，其包含具有以大约5％～50％范围浓度存在的Ge的SiGe，所述应变引发阱包含掺碳硅或掺碳硅，其中所述单轴应变处于拉伸。
23.根据权利要求21的半导体器件，其中所述半导体衬底包含由包含掺碳硅的底层应变引发衬垫引起的双轴压缩应变，所述碳以大约1％～6％范围的浓度存在，所述应变引发阱包括SiGe，其中所述单轴应变处于压缩。
24.根据权利要求20的半导体器件，其中所述半导体衬底具有松弛晶体结构，包含Si、应变Si、Si1-yCy、Si1-x-yGexCy、Si1-xGex、Si合金、Ge、Ge合金、GaAs、InAs、InP、绝缘体上硅衬底(SOI)或绝缘体上SiGe(SGOI)衬底。
25.根据权利要求24的半导体器件，其中所述应变引发衬垫和所述应变引发阱具有内部拉伸应变，所述应变引发阱包含掺碳硅或掺碳硅锗，其中所述应变引发衬垫结合所述应变引发阱产生与所述半导体衬底的所述器件沟道部分平行的拉伸单轴应变。
26.根据权利要求24的半导体器件，其中所述应变引发衬垫和所述应变引发阱包括内部压缩应变，所述应变引发阱包括SiGe，其中所述单轴应变处于压缩。
27.一种半导体器件，包括衬底，包含具有双轴应变半导体表面的第一器件区域和具有松弛半导体表面的第二器件区域；所述双轴应变半导体表面上的至少一个栅极区域，其在所述双轴应变半导体表面的器件沟道部分上包含栅极导体；所述松弛半导体表面上的至少一个栅极区域，其在所述松弛半导体表面的器件沟道部分上包含栅极导体；应变引发衬垫，位于所述松弛半导体表面上所述至少一个栅极区域上和所述双轴应变半导体表面上所述至少一个栅极区域上；以及与所述松弛半导体表面上所述至少一个栅极区域相邻的应变引发阱，其中所述应变引发阱结合所述应变引发衬垫在与所述松弛半导体表面的所述器件沟道部分平行的方向上在所述第二器件区域中产生单轴应变，并且所述双轴应变半导体表面结合所述应变引发衬垫在与所述双轴半导体表面的所述器件沟道部分平行的方向上在所述第一器件区域中产生单轴应变。
28.根据权利要求27的半导体器件，其中所述应变引发阱存在于所述第一器件区域和所述第二器件区域中。
29.一种半导体器件，包括衬底，包含具有双轴应变半导体表面的第一器件区域和具有松弛半导体表面的第二器件区域；所述双轴应变半导体表面上的至少一个栅极区域，其在所述双轴应变半导体表面的器件沟道部分上包含栅极导体；所述松弛半导体表面的至少一个栅极区域，其在所述松弛半导体表面的器件沟道部分上包含栅极导体；与所述松弛半导体表面上的所述至少一个栅极区域相邻以及与所述双轴应变半导体表面上的所述至少一个栅极区域相邻的应变引发阱；以及位于所述松弛半导体表面上的所述至少一个栅极区域上的应变引发衬垫，其中所述应变引发衬垫结合所述应变引发阱在与所述松弛半导体表面的所述器件沟道部分平行的方向上在所述第二器件区域中产生单轴应变，以及所述双轴应变半导体表面结合所述应变引发阱在与所述双轴半导体表面的所述器件沟道部分平行的所述方向上在所述第一器件区域中产生单轴应变。
30.一种提供半导体结构的方法，包括提供具有至少一个应变半导体表面的衬底，所述至少一个应变半导体表面具有在第一方向和第二方向上具有相等幅度的内部应变，其中所述第一方向与所述第二方向在相同平面内并且垂直于所述第二方向；在所述至少一个应变半导体表面上产生至少一个半导体器件，所述至少一个半导体器件包括位于所述半导体表面的器件沟道部分上的栅极导体，所述器件沟道将源极和漏极区域分离；以及在所述至少一个栅极区域上形成应变引发衬垫，其中所述应变引发衬垫在平行于所述至少一个半导体表面中所述器件沟道的方向上产生单轴应变，其中所述第一方向上的所述应变幅度与所述第二方向不同。
31.根据权利要求30的方法，其中提供具有所述至少一个应变半导体层的所述衬底包括提供覆盖SiGe层的拉伸应变外延生长半导体层，所述SiGe层具有以大约5％～30％范围浓度存在的Ge；以及所述应变引发衬垫包括在产生压缩应力或拉伸应力的条件下使用化学汽相沉积而沉积的氧化物、氮化物、掺杂氧化物、或其组合。
32.根据权利要求30的方法，其中提供具有所述至少一个应变半导体层的所述衬底包括提供覆盖掺碳硅层的压缩应变外延生长半导体层，所述掺碳硅层具有以大约0.5％～6％范围浓度存在的碳；以及所述应变引发衬垫包括在产生压缩应力或拉伸应力的条件下使用化学汽相沉积而沉积的氧化物、氮化物、掺杂氧化物、或其组合。
33.一种提供半导体结构的方法，包括提供具有至少一个应变半导体表面的衬底，所述至少一个应变半导体表面具有在第一方向和第二方向上具有相等幅度的内部应变，其中所述第一方向与所述第二方向在相同平面内并且垂直于所述第二方向；在所述至少一个应变半导体表面上产生至少一个半导体器件，所述至少一个半导体器件包括位于所述半导体表面的器件沟道部分上的栅极导体，所述器件沟道将源极和漏极区域分离；以及形成与所述至少一个栅极区域相邻的应变引发阱，其中所述应变引发阱在与所述器件沟道平行的方向上在所述至少一个应变半导体表面中产生单轴应变，其中所述第一方向上所述应变幅度与所述第二方向不同。
34.根据权利要求33的方法，其中形成所述应变引发阱包括刻蚀所述应变生长半导体表面的表面以提供凹进部分，并且在所述凹进部分中外延生长含硅应变引发材料，其中所述凹进部分中以大约0.5％～6％范围的浓度掺杂碳的硅提供拉伸应变引发阱，以及所述凹进部分中Ge以大约5％～50％范围的浓度存在的硅锗提供压缩应变引发阱。
35.根据权利要求34的方法，其中形成所述刻蚀包括包含定向和非定向刻蚀的刻蚀处理，其中所述凹进部分底切与所述至少一个栅极区域相邻的隔板。
36.一种提供半导体结构的方法，包括提供松弛衬底；在所述松弛衬底上面产生至少一个半导体器件，所述至少一个半导体器件包括在所述半导体表面的器件沟道部分上的栅极导体，所述器件沟道将源极和漏极区域分离；形成与所述器件沟道相邻的应变引发阱；以及在所述至少一个栅极区域上形成应变引发衬垫，其中所述应变引发衬垫和所述应变引发阱在所述器件沟道中提供单轴应变。
37.一种提供半导体结构的方法，包括提供具有第一器件区域和第二器件区域的衬底，在所述第一器件区域和所述第二器件区域中在所述衬底的器件沟道部分上产生至少一个半导体器件；以及在所述第一器件区域和第二器件中产生单轴应变，其中所述单轴应变在与所述第一器件区域和所述第二器件区域的所述器件沟道平行的方向上。
38.根据权利要求37的方法，其中所述第一器件区域和所述第二器件区域中的所述单轴应变处于拉伸或处于压缩，其中所述第一器件区域中所述单轴应变与所述第二器件区域相同或不同。
39.根据权利要求38的方法，其中在所述第一器件区域和所述第二器件区域中产生单轴应变还包括处理所述第一器件区域和所述第二器件区域以提供应变引发结构的组合，包括所述至少一个半导体器件下的双轴应变半导体表面和所述至少一个半导体器件上的应变引发衬垫的第一组合，包括所述至少一个半导体器件下的所述双轴应变半导体表面和与所述至少一个半导体器件相邻的应变引发阱的第二组合，包括所述至少一个半导体器件下的所述双轴应变半导体表面，所述至少一个半导体器件上的应变引发衬垫，以及与所述至少一个半导体器件相邻的应变引发阱的第三组合，或者包括所述至少一个半导体器件下的松弛衬底，松弛表面上所述至少一个半导体器件上的所述应变引发衬垫，以及与所述至少一个半导体器件相邻的所述应变引发阱的第四组合，其中所述第一器件区域中应变引发结构的所述组合与所述第二器件区域中应变引发结构的所述组合相同或不同。
40.根据权利要求37的方法，其中所述第一器件区域中所述单轴应变处于拉伸并且包括至少一个nFET，以及所述第二器件区域处于压缩并且包括至少一个pFET。
全文摘要
本发明提供一种半导体器件及其形成方法，其中单轴应变在半导体器件的器件沟道中产生。单轴应变可能处于拉伸或处于压缩并且在与器件沟道平行的方向上。单轴应变可以由应变引发衬垫、应变引发阱或其组合在双轴应变衬底表面中产生。单轴应变可以由应变引发阱和应变引发衬垫的组合在减小的衬底中产生。本发明也提供一种使用应变引发隔离区域增加双轴应变的方法。本发明还提供CMOS衬底的器件区域可以独立处理以提供处于压缩或拉伸的单轴应变半导体表面的CMOS器件。
文档编号H01L29/24GK1985374SQ200580013028
公开日2007年6月20日 申请日期2005年4月7日 优先权日2004年6月24日
发明者安德列斯·布尔扬特, 欧阳齐庆, 科恩·利姆 申请人:国际商业机器公司