专利名称：高电压I/O Buffer电路结构的制作方法
技术领域：
本发明涉及一种电路结构，尤其涉及一种高电压I/O Buffer (Input/Output Buffer,输入输出缓冲)电路结构。
背景技术：
ESD ( Electrostatic Discharge ， 静电放电)保护对CMOS (Complementary Metal Oxide Semiconductor,互补金属-氧化物半导体) 集成电路的可靠性非常重要。当带静电的物体靠近集成电路芯片，静电会 释放到芯片的引脚，进入芯片内部，可能损坏芯片电路。这就需要在芯片 中加入ESD保护单元，将从引脚进入的静电泻放到地，防止内部电路损坏。描述ESD现象的一种常用方式是使用HBM模型(人体模型)，如图1 所示。此模型描述了人体上的静电释放时的电流电压特性。芯片能承受的 静电放电电压越大，则ESD保护能力越强。常用的I/O Buffer电路的结构如图2所示。从PAD (输入输出端) 进入的静电主要由第一级保护释放到地:一部分电荷直接从保护电路流到 地，另一部分则先通过保护电路到电源，再从电源通过箝位电路流到地。 第二级保护电路进一步提高ESD保护能力。需要输出的信号通过输出驱动 送到PAD。保护电路的结构有各种形式，大部分都是利用器件击穿放电，能够将 静电迅速释放，在芯片正常工作时，保护电路处于关闭状态，不影响芯片
的功能。影响ESD保护能力的因素主要有器件的击穿条件，放电能力等 等。ESD事件到来时，在内部电路被损坏之前，保护电路必须启动，将电 荷释放；电荷释放的越快，则保护能力越强。 发明内容本发明所要解决的技术问题是提供一种高电压I/O Buffer电路结构， 该电路结构能提高ESD保护能力。为解决上述技术问题，本发明提供一种高电压I/O Buffer电路结构， 该电路结构输入输出端的ESD保护部分采用二级保护电路结构，电源和地 之间采用ESD箝位电路；第一级保护电路结构为输入输出端PAD接在NM0S晶体管丽l、 PMOS 晶体管MP1的漏极，其中丽0S晶体管丽l的源极接地，醒0S晶体管,1 的栅极接函OS晶体管丽2的漏极，丽0S晶体管丽2的源极接地，丽0S 晶体管MN2的栅极通过电阻Rl接电源；PM0S晶体管MP1的源极接电源， PM0S晶体管MP1的栅极接PM0S晶体管MP2的漏极，PM0S晶体管MP2的源 极接电源，PM0S晶体管MP2的栅极通过电阻R2接地；第二级保护电路结构为输入输出端PAD与电阻R3串联后接在NMOS 晶体管,3的漏极，腿0S晶体管,3的源极接地，其栅极通过电阻R4接 地；电源和地之间的ESD箝位电路结构为电源经过电阻R6，接到PM0S 晶体管MP3的源极，PM0S晶体管MP3的栅极通过电阻R7接地，PMOS晶体 管MP3的漏极接到丽0S晶体管丽5的栅极，丽0S晶体管丽5的源极和漏 极接地，作为一个电容使用；同时，PMOS晶体管MP3的漏极通过一个反
相器接到丽0S晶体管丽4的栅极，丽OS晶体管丽4的漏极通过电阻R5接电源，丽0S晶体管丽4的源极接地。所述的丽OS晶体管和PMOS晶体管是耐高压增强型的。 和现有技术相比，本发明具有以下有益效果通过采用二级保护和箝位电路，本发明提供了一种高ESD保护能力的高压I/O Buffer电路结构，其具有结构简单，容易实现，保护能力高的特点。ESD测试结果达到了8000V。
图1是现有的ESD的HBM模型的示意图；图2是现有的I/O Buffer电路结构示意图；图3是本发明高电压I/O Buffer电路结构的示意图；图4是本发明高电压I/O Buffer电路结构的输入输出的二级保护电 路结构示意图；图5是图4中第一级保护电路的工作原理示意图；图6是图4中第二级保护电路的工作原理示意图；图7是本发明高电压I/O Buffer电路结构的电源和地之间的箝位电 路结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。 如图3所示，本发明采用高压CMOS工艺，使用输入输出的二级ESD 保护电路以及电源和地之间的箝位电路，提高I/O Buffer的ESD保护能 力。该电路采用3个PMOS晶体管，5个NM0S晶体管和7个电阻。 输入输出的二级保护电路结构如图4所示，第一级包括由PM0S晶体 管MP1、 MP2，丽0S晶体管丽1、丽2，电阻R1、 R2组成的主要保护电路， 其中丽OS晶体管MN1和PM0S晶体管MP1是ESD保护管，提供电荷释放的 通路，丽0S晶体管MN1、 ,2， PM0S晶体管MP1、 MP2，电阻R1、 R2组成 动态浮动栅结构，为第一级保护；第二级包括NM0S晶体管MN3，电阻R3、 R4，其在第一级保护电路启动之前起保护作用，丽OS晶体管丽3，电阻 R3、 R4组成栅极耦合结构，为第二级保护。第一级保护电路的工作原理如图5所示。Dnl和Dpi是寄生二极管， Cnl、 Cn2、 Cpl和Cp2是寄生电容。当VSS接地，如果PAD上有负的ESD电压，则寄生二极管Dnl导通， 电流通过寄生二极管Dnl流到地；如果PAD上有正的ESD电压，则寄生二 极管Dpl导通，将VDD拉至高电压，并通过电阻Rl给寄生电容Cn2充电， 在寄生电容Cn2上的电压达到丽OS晶体管MN2的阈值电压之前，画OS晶 体管丽2保持关断，即丽0S晶体管丽1的栅极保持浮动状态。同时，ESD 电压通过寄生电容Cnl把丽OS晶体管丽l的栅极电压拉高，丽OS晶体管 MN1导通，为ESD电流提供到地的通路。当VDD接地，如果PAD上有正的ESD电压，则寄生二极管Dpl导通， 电流通过寄生二极管Dpi流到地；如果PAD上有负的ESD电压，则寄生二 极管Dnl导通，将VSS拉至负电压，并通过电阻R2给寄生电容Cp2充电， 在寄生电容Cp2上的电压达到PMOS晶体管MP2的阈值电压之前，PMOS晶 体管MP2保持关断，即PM0S晶体管MP1的栅极保持浮动状态。同时，ESD 电压通过寄生电容Cpl把PMOS晶体管MP1的栅极电压拉低，PMOS晶体管MP1导通，为ESD电流提供到地的通路。第二级保护电路的工作原理如图6所示。Dn3是寄生二极管，Cn3是 寄生电容。当VSS接地，如果PAD上有负的ESD电压，则寄生二极管Dn3 导通，电流通过寄生二极管Dn3流到地；如果PAD上有正的ESD电压，则 通过寄生电容Cn3把丽0S晶体管丽3的栅极电压拉高，丽0S晶体管丽3 导通，为ESD电流提供到地的通路。VDD和VSS之间的箝位电路如图7所示。Dn4是寄生二极管，NM0S晶 体管MN5结成电容形式。箝位电路在I/0 Buffer内部提供从电源到地的 ESD放电回路。当VDD到VSS之间有负的ESD电压时，寄生二极管Dn4导 通，为ESD电流提供到地的通路；当VDD到VSS之间有正的ESD电压时， PM0S晶体管MP3导通，通过电阻R6给國0S晶体管MN5充电，在充电初 期，VA为低电平，VB为高电平，丽OS晶体管丽4导通，ESD电流通过丽OS 晶体管MN4流到地。电阻R5的作用是限制丽OS晶体管丽4通过的电流， 及时启动Power Buffer (电源缓冲)和Ground Buffer (地缓冲)的ESD 保护电路。在正常工作状态下，画OS晶体管MN5的充电速度比VDD上升 速度快很多，VA始终为高电平，VB为低电平，NM0S晶体管丽4关断，此 时内部电路正常工作。
权利要求
1、一种高电压I/O Buffer电路结构，其特征在于该电路结构输入输出端的ESD保护部分采用二级保护电路结构，电源和地之间采用ESD箝位电路；第一级保护电路结构为输入输出端PAD接在NMOS晶体管MN1、PMOS晶体管MP1的漏极，其中NMOS晶体管MN1的源极接地，NMOS晶体管MN1的栅极接NMOS晶体管MN2的漏极，NMOS晶体管MN2的源极接地，NMOS晶体管MN2的栅极通过电阻R1接电源；PMOS晶体管MP1的源极接电源，PMOS晶体管MP1的栅极接PMOS晶体管MP2的漏极，PMOS晶体管MP2的源极接电源，PMOS晶体管MP2的栅极通过电阻R2接地；第二级保护电路结构为输入输出端PAD与电阻R3串联后接在NMOS晶体管MN3的漏极，NMOS晶体管MN3的源极接地，其栅极通过电阻R4接地；电源和地之间的ESD箝位电路结构为电源经过电阻R6，接到PMOS晶体管MP3的源极，PMOS晶体管MP3的栅极通过电阻R7接地，PMOS晶体管MP3的漏极接到NMOS晶体管MN5的栅极，NMOS晶体管MN5的源极和漏极接地，作为一个电容使用；同时，PMOS晶体管MP3的漏极通过一个反相器接到NMOS晶体管MN4的栅极，NMOS晶体管MN4的漏极通过电阻R5接电源，NMOS晶体管MN4的源极接地。
2、 如权利要求1所述的高电压I/0 Buffer电路结构，其特征在于: 所述的NMOS晶体管和PMOS晶体管是耐高压增强型的。
全文摘要
本发明公开了一种高电压I/O Buffer电路结构，该电路结构的输入输出端的ESD保护部分采用二级保护电路结构，且在电源和地之间采用本地的ESD箝位电路。本发明能提高I/O Buffer电路的ESD保护能力，具有结构简单，容易实现，保护能力高的特点。
文档编号H01L23/58GK101102040SQ200610028678
公开日2008年1月9日 申请日期2006年7月6日 优先权日2006年7月6日
发明者涛 陈 申请人:上海华虹Nec电子有限公司