专利名称：Dmosfet和平面型mosfet的制作方法
技术领域：
本发明涉及功率MOSFET(金属氧化物半导体-场效应晶体管)，特别是涉及在耐压约小于等于100V的低耐压功率MOSFET中适合用于实现低导通电阻且低反馈电容的结构及其制造方法，进而涉及在使用了该功率MOSFET的电源装置中适用且有效的技术。
背景技术：
例如，在台式PC或笔记本PC、游戏机等的电源装置中使用的非绝缘型的DC/DC变换器，伴随驱动的CPU(中央处理单元)、MPU(微处理单元)等的大电流化及作为无源部件的扼流圈、输入输出电容的小型化的要求等，存在大电流化、高频化的趋势。用高侧开关和低侧开关构成上述DC/DC变换器，在这些开关中分别使用了功率MOSFET。
这些开关通过边取得同步边交替地导通/关断高侧和低侧，进行电压变换。高侧开关是DC/DC变换器的控制用开关，低侧开关是同步整流用开关。
关于高侧开关中的损耗，在进行开关时发生的开关损耗是主要的损耗，对用于高侧开关的功率MOSFET要求在减小导通电阻(Ron)的同时减小反馈电容(Crss)。此外，关于低侧开关中的损耗，导通损耗是主要的损耗，对用于低侧开关的功率MOSFET要求减小导通电阻(Ron)。
此外，在上述DC/DC变换器中，产生称为自导通现象的问题。所谓自导通，是下述的现象如果在低侧开关处于关断的状态下高侧开关导通，则低侧开关的漏电压上升，伴随该电压变化，经低侧开关的栅、漏间的反馈电容在低侧开关的栅、源间流过充电电流，低侧开关的栅电压上升，超过阈值电压而错误地接通低侧开关。如果产生自导通，则从高侧开关至低侧开关流过大的贯通电流，变换效率大幅度地下降。由于低侧开关的栅电压上升值与低侧开关的反馈电容和输入电容之比(Crss/Ciss)成比例，故对低侧开关要求在减小导通电阻的同时也减小Crss/Ciss。
在目前的DC/DC变换器中，由于工作频率约为300kHz，不太高，故高侧开关、低侧开关都主要使用了具有沟槽结构的功率MOSFET。由于沟槽功率MOSFET可减小单元尺寸且不发生JFET(结型场效应晶体管)的电阻分量，故可实现低导通电阻。但是，在沟槽功率MOSFET中，由于反馈电容大，故随着DC/DC变换器的高频化，存在开关损耗、因自导通产生的损耗等变大的问题。
作为减小反馈电容的功率MOSFET，有平面型MOSFET。但是，在平面型MOSFET中，由于存在JFET电阻分量，故存在难以减小单元尺寸，难以减小导通电阻的问题。
例如，在专利文献1中提出了通过在平面型MOSFET的沟道间的JFET区域中设置浓度比漂移层的浓度高的N型区域可使JFET区域变窄并减小单元尺寸以实现低导通电阻的结构。
专利文献1日本专利申请特开2003-298052号公报但是，在上述专利文献1的平面型MOSFET中，单元尺寸的微细化是不充分的，与沟槽MOSFET相比，导通电阻还是高，必须研究如何进一步减小导通电阻。此外，在平面型MOSFET中，为了减小导通电阻而不受JFET电阻分量的影响，已知使沟道层浅结化即可，但在上述专利文献1的平面型MOSFET中，沟道层的深度约为0.8μm，关于浅结化的研究是不充分的。此外，由于如果使沟道层浅结化则沟道的朝向横方向的分散也减小，故对于平面型MOSFET的结构存在沟道层穿通、耐压下降的问题。因此，对于具有例如沟道深度小于等于0.5μm那样的浅沟道层的平面型MOSFET未进行研究。
发明内容
因此，本发明的目的在于提供在平面型MOSFET中即使使沟道层浅结化也可防止沟道层的穿通并可实现低导通电阻且低反馈电容的MOSFET的技术。
根据本说明书的记述和附图，本发明的上述以及其它的目的和新的特征会变得明显。
如果简单地说明本申请中公开的发明中具有代表性的发明的概要，则如下所述。
关于本发明的特征，为了在平面型MOSFET中实现低导通电阻和低反馈电容，使沟道层浅结化以达到小于等于0.5μm，且为了防止朝向横方向的分散减小后沟道层穿通，本发明具有以下的特征。
(1)在N沟道型DMOSFET(双扩散MOSFET)中，使用P型的多晶硅电极作为栅电极。
(2)在源区中设置CMOSFET的LDD(轻掺杂漏)区域那样的浅的N型层，将源区作成二级结构。
如果简单地说明由本申请中公开的发明中具有代表性的发明得到的效果，则如下所述。
按照本发明，由于在平面型MOSFET中即使使沟道层浅结化也可防止沟道层的穿通，故可实现低导通电阻且低反馈电容的MOSFET。
再者，按照本发明，通过将上述平面型MOSFET使用于DC/DC变换器的高侧开关和低侧开关，可减少系统的损耗。
图1示出了本发明的实施形态1的平面型MOSFET的剖面结构。
图2示出了本发明的实施形态1的平面型MOSFET的各尺寸的一例。
图3(a)、(b)示出了在本发明的实施形态1中栅电极的多晶硅为不同极性时，热平衡状态下的栅电极、栅绝缘膜、沟道层的能带的差别。
图4示出了在本发明的实施形态1中图1的A-A’剖面的杂质浓度分布和使用了N型多晶硅、P型多晶硅的情况下Vds＝0V时的空穴浓度分布的计算结果。
图5示出了在本发明的实施形态1中栅电极的多晶硅为不同极性时的漏-源间耐压的计算结果。
图6(a)、(b)示出了在本发明的实施形态1中栅电极的多晶硅为不同极性时，在漏-源间施加了20V电压时的等电位线的二维分布。
图7示出了在本发明的实施形态1中JFET区域的长度和每单位面积的导通电阻的计算结果。
图8(a)～(c)示出了本发明的实施形态1的平面型MOSFET的制造方法。
图9(d)～(f)示出了本发明的实施形态1的平面型MOSFET的制造方法。
图10(g)～(i)示出了本发明的实施形态1的平面型MOSFET的制造方法。
图11(j)～(l)示出了本发明的实施形态1的平面型MOSFET的制造方法。
图12(m)、(n)示出了本发明的实施形态1的平面型MOSFET的制造方法。
图13示出了本发明的实施形态2的平面型MOSFET的剖面结构。
图14示出了本发明的实施形态3的平面型MOSFET的剖面结构。
图15示出了本发明的实施形态4的平面型MOSFET的剖面结构。
图16示出了本发明的实施形态4的平面型MOSFET的剖面结构。
图17示出了本发明的实施形态5的平面型MOSFET的剖面结构。
图18示出了本发明的实施形态6的平面型MOSFET的剖面结构。
图19示出了本发明的实施形态7的平面型MOSFET的剖面结构。
图20示出了本发明的实施形态8的平面型MOSFET的剖面结构。
图21示出了本发明的实施形态9的平面型MOSFET的剖面结构。
图22示出了本发明的实施形态9的各结构中的漏-源间耐压的计算结果。
图23(a)、(b)示出了在本发明的实施形态9中，在现有的平面型MOSFET和本实施形态的平面型MOSFET的漏-源间施加了20V的电压时的等电位线的二维分布。
图24示出了在本发明的实施形态10的电源装置中包含的非绝缘型的DC/DC变换器的电路结构。
图25示出了在本发明的实施形态10中，现有的沟槽MOSFET和本发明的平面型MOSFET的反馈电容的漏电压依存性的计算结果。
图26示出了在本发明的实施形态10中，将现有的沟槽MOSFET和本发明的平面型MOSFET使用于DC/DC变换器的低侧开关时的低侧开关的栅电压的计算结果。
具体实施例方式
以下，根据附图详细地说明本发明的实施形态。再有，在用于说明实施形态的全部图中，作为原则，对同一构件附以同一符号，省略其重复的说明。
(实施形态1)使用图1～图8说明本发明的实施形态1。图1示出了本发明的实施形态1的平面型MOSFET的剖面结构。图2示出本发明的实施形态1的平面型MOSFET的各尺寸的一例。
本实施形态1的平面型MOSFET，如图1中所示，是平面型的N沟道型DMOSFET(双扩散MOSFET)，在N+衬底1上有N-外延层2，在该N-外延层2中设置了P型沟道层3、N+源区4和体接触区5，经栅绝缘膜6形成了栅电极的P型多晶硅7。P型多晶硅7成为去除了与P型沟道层3之间的JFET区域对置的部位的一部分的结构，此外，在P型多晶硅7的上部形成了硅化钨膜8。用绝缘膜9覆盖了硅化钨膜8的上部和侧面、P型多晶硅7的侧面。该DMOSFET在表面上设置了源电极11，在背面上设置了漏电极10。再有，图1的结构示出了栅电极是条形的结构，但也可以是多角形、梯形等的网状结构。
本实施形态的特征，如图2中所示，是P型沟道层3的结深浅到0.25μm。因此，可使沟道层间的JFET区域变窄(在图2中窄到0.5μm)，其结果，可减小单元间距，可减小导通电阻。图7示出JFET区域的长度(L)与每单位面积的导通电阻(Ron·Aa)的计算结果。如图7中所示，如果使L比0.5μm窄，则可知JFET电阻分量变大，整体的导通电阻开始上升。于是，即使使L变窄，也不低于0.5μm。
在本实施形态中，由于将P型沟道层3形成得较浅，故朝向横方向的分散也小，图2中的沟道长度小到0.1μm。因此，如果使用作为通常的N沟道型MOSFET的栅电极使用的N型多晶硅的栅电极，则沟道层就穿通了，如图5中所示那样，不能保持耐压。为了防止上述穿通，使用了P型多晶硅7的栅电极这一点是本实施形态的最大的特征。图3～图6用于说明通过使用P型多晶硅7的栅电极可防止穿通的现象，下面依次进行说明。
图3示出栅电极的多晶硅极性不同时热平衡状态下的栅电极、栅绝缘膜和沟道层的能带的差别，图3(a)示出热平衡状态下的N型多晶硅的栅电极、栅绝缘膜、P型沟道层的能带。N型多晶硅的费密能级处于导带的底附近，在热平衡状态下P型沟道层的能带在栅绝缘膜的表面上如图示那样弯曲到下方，表面的空穴被抽出而耗尽。另一方面，图3(b)示出如本实施形态那样使用了P型多晶硅7的栅电极时的能带。P型多晶硅7的费密能级处于价带的顶上附近，在热平衡状态下P型沟道层3的能带几乎不弯曲，不抽出表面的空穴。
图4示出图1的A-A’剖面的杂质浓度分布和栅电极使用了N型多晶硅和P型多晶硅、Vds＝0V时的空穴浓度分布的计算结果。如图4中所示，在使用了N型多晶硅作为栅电极的情况下，可知P型沟道层的表面的空穴浓度下降了。另一方面，在如本实施形态那样使用了P型多晶硅7作为栅电极的情况下，因PN结的内建电位的影响，与杂质浓度相比，空穴浓度下降了，但与使用了N型多晶硅作为栅电极的情况相比，P型沟道层3的表面的空穴浓度大了2个数量级以上，可知能防止沟道层的穿通。
图5示出栅电极的多晶硅极性不同时漏-源间耐压的计算结果。如图5中所示，在使用了N型多晶硅的情况下，沟道层穿通，漏电流变大，但通过如本实施形态那样使用P型多晶硅7，可防止P型沟道层3的穿通，可知能得到陡峭的耐压曲线。
图6示出栅电极的多晶硅极性不同的情况下，在漏-源间施加了20V电压时的等电位线的二维分布。如图6(a)中所示，在使用了N型多晶硅13的情况下，等电位线扩展到N+源区4，可知P型沟道层3穿通了。另一方面，如图6(b)中示出的本实施形态那样使用了P型多晶硅7的情况下，可知等电位线未到达N+源区4，能防止穿通。
以上，根据图3～图6可知，通过在本实施形态中将现有技术中一直使用的N型多晶硅改为使用P型多晶硅7，能防止由于使P型沟道层3浅结化而导致的沟道层穿通。
作为本实施形态的其它的特征是为了减小栅的输入电容和栅-漏间的反馈电容而去除了栅电极的与JFET区域对置的一部分这一点。此外，在本实施形态中，由于栅电极的尺寸如图2中所示微细到0.25μm，故存在栅电阻变大的问题。因此，在本实施形态中，其特征在于在栅电极上设置作为金属膜的硅化钨膜8。
图8～图12示出了包含在栅电极上设置硅化钨膜的、本实施形态的平面型MOSFET的制造方法的一例。
首先，如图8(b)中所示那样氧化图8(a)中示出的N+衬底1上的N-外延层2的表面，形成栅绝缘膜6。后面要叙述，该栅绝缘膜6可以是氧化膜，也可以是通过在氮气氛中氧化形成的氮氧化膜。再者，如图8(c)中所示，淀积P型多晶硅7。作为P型多晶硅7的形成方法，可直接淀积P型多晶硅7，也可在淀积了绝缘性的多晶硅后通过进行硼(B)、二氟化硼(BF2)等的离子注入并进行热扩散来形成P型多晶硅7。
其次，如图9(d)中所示，淀积作为金属电极的硅化钨膜8。其后，如图9(e)中所示，利用以光刻胶17为掩模的光刻工艺和干法刻蚀，如图9(f)中所示，在栅绝缘膜6上形成层叠了P型多晶硅7、硅化钨膜8的栅结构。
其次，如图10(g)中所示，以光刻胶17a为掩模，实施沟道光刻(ホト)离子注入。在此，在现有的平面型MOSFET中，为了防止穿通，从倾斜的角度进行离子注入，或有时在进行了垂直的离子注入后进行被称为袋(pocket)注入的来自倾斜方向的离子注入，但在本实施形态中，其特征在于通过使P型沟道层3浅结化和使用P型多晶硅7防止穿通，只用垂直的离子(硼B)注入形成P型沟道层3。即，如图10(h)中所示，利用热扩散形成P型沟道层3，然后，如图10(i)中所示，以光刻胶17b为掩模，实施源光刻(ホト)离子(砷As)注入。
其次，如图11(j)中所示，淀积由绝缘膜9形成的保护膜。其后，如图11(k)中所示，以光刻胶17c为掩模，实施用于取得体接触的光刻。然后，如图11(l)中所示，进行二氟化硼的离子注入。
其次，如图12(m)中所示，通过进行热扩散，形成N+源区4和体接触区5。最后，如图12(n)中所示，在表面上形成了由铝(Al)形成的源电极11后，研磨背面，蒸镀金(Au)等形成漏电极10，完成平面型MOSFET的器件。
通过引用CMOSFET工艺可制作本实施形态的平面型MOSFET。特别是，为了实施栅电极加工的微细化及在后述的实施形态中叙述的STI工艺等，优选使用小于等于0.25μm规则的CMOSFET工艺。
(实施形态2)使用图13说明本发明的实施形态2。图13示出本发明的实施形态2的平面型MOSFET的剖面结构。图13的特征在于相对于栅在垂直方向上交替地配置了N+源区4和体接触区5。通过这样地配置，不改变JFET区域的尺寸就可减小单元间距，可减小导通电阻。
(实施形态3)使用图14说明本发明的实施形态3。图14示出本发明的实施形态3的平面型MOSFET的剖面结构。图14的特征在于使用了氮氧化膜14作为栅绝缘膜这一点。在本实施形态3中，使用了P型多晶硅7作为栅电极，使用硼(B)作为其杂质。在作为通常的栅绝缘膜的氧化膜的情况下，如果在P型多晶硅的淀积后进行高温热扩散，则已知发生P型多晶硅中的硼穿过氧化膜且硼到达半导体衬底的硼穿通的问题。如果产生硼穿通，则产生MOSFET的阈值电压发生变动的问题。
作为防止上述的硼穿通的方法，已知使用通过在一氧化二氮(N2O)或一氧化氮(NO)、氨(NH3)气体等的气氛中实施热氧化、在氧化膜中导入氮的氮氧化膜14即可。
在本实施形态中，由于栅电极使用了包含硼的P型多晶硅7，故存在产生硼穿通的问题的可能性。因此，本实施形态3的特征在于通过使用氮氧化膜14作为栅绝缘膜的至少一部分，可防止硼穿通。
(实施形态4)使用图15和图16说明本发明的实施形态4。图15和图16示出本发明的实施形态4的平面型MOSFET的剖面结构。本实施形态的特征在于与JFET区域对置的栅绝缘膜的一部分比与P型沟道层3对置的部分的栅绝缘膜厚这一点。通过加厚栅绝缘膜的一部分，具有可减小栅-漏间的反馈电容的效果。
图15和图16使用了形成上述厚的栅绝缘膜的不同方法，其特征在于在图15中，用LOCOS(硅的局部氧化)工艺形成作为LOCOS氧化膜15的绝缘膜，在图16中，用STI(浅沟槽隔离)工艺形成作为STI氧化膜16的绝缘膜。两工艺都在上述图8(b)中示出的栅氧化工艺之前实施即可。在LOCOS工艺中，由于用掩模形成氮化膜，其后利用热氧化形成氧化膜，故难以制作微细的厚膜结构，但在STI工艺中，由于通过在微细的沟槽内埋入氧化膜来制作，故可制作更微细的厚膜结构。
在本实施形态中，由于JFET区域的长度微细到0.5μm左右，故优选使用STI工艺。STI工艺是在小于等于0.25μm规则的CMOS工艺中一般使用的工艺，如上述图8～图12中所示，由于本实施形态的平面型MOSFET可使用CMOSFET工艺来制作，故使用STI工艺是没有问题的。
(实施形态5)使用图17说明本发明的实施形态5。图17示出本发明的实施形态5的平面型MOSFET的剖面结构。本实施形态的特征在于在与JFET区域对置的位置的一部分上设置了伪栅电极这一点。伪栅电极与源电极连接，在对器件进行反偏置时，由于耗尽层也从伪栅电极起扩展，故具有进一步减小栅-漏间电容的效果。
在用上述图9(e)加工栅电极时，通过留下与JFET区域对置的区域的一部分的P型多晶硅18和硅化钨膜19，可制作上述伪栅电极，可在上述实施形态1的工艺中不附加新的工艺来形成。
(实施形态6)使用图18说明本发明的实施形态6。图18示出本发明的实施形态6的平面型MOSFET的剖面结构。本实施形态的特征在于在JFET区域的一部分上设置了肖特基结20这一点。通过将JFET区域的一部分作成肖特基结20，耗尽层从肖特基结20扩展到JFET区域内，具有进一步减小栅-漏间电容的效果。
此外，由于内置由肖特基结20得到的肖特基势垒二极管，故特别是通过作为DC/DC变换器的低侧开关来使用，也具有可减少空载时间(dead time)时二极管的导通损耗、恢复损耗等这样的效果。
(实施形态7)使用图19说明本发明的实施形态7。图19示出本发明的实施形态7的平面型MOSFET的剖面结构。本实施形态的特征在于通过在N-外延层2中制作P型区域21a、21b提供了超级结(super junction)结构的平面型MOSFET这一点。通过应用超级结结构，具有可进一步减小MOSFET的导通电阻的效果。
用上述实施形态1中示出的制造方法，在图11(l)的接触区刻蚀和注入的工艺时，通过用高能量进行硼的离子注入，可制作上述P型区域21a、21b。再有，在本实施形态中示出了利用2次离子注入形成P型区域21a、21b的例子，但可利用1次离子注入来形成，也可利用更多次的离子注入来形成。
(实施形态8)使用图20说明本发明的实施形态8。图20示出本发明的实施形态8的平面型MOSFET的剖面结构。本实施形态的特征在于在P型沟道层3之间设置了浓度比N-外延层2的浓度高的N型区域22这一点。通过插入高浓度层的N型区域22，可以进一步减小MOSFET的导通电阻。
插入N型区域22这样的例子与在上述专利文献1中记载的结构相同，但在本实施形态中，通过使用P型多晶硅7的栅电极作为栅电极，具有可进一步提高N型区域22的杂质浓度的效果。即，由于通过使用P型多晶硅7使N型区域22的表面耗尽，故与使用N型多晶硅的情况相比，即使提高N型区域22的杂质浓度，也可使N型区域22耗尽，不会使耐压下降。在栅绝缘膜6的形成前，通过对器件的整个面进行离子注入形成N型区域22即可。
(实施形态9)使用图21～图23说明本发明的实施形态9。图21示出本发明的实施形态9的平面型MOSFET的剖面结构。在迄今为止的实施形态中，其特征在于通过使用P型多晶硅7作为栅电极来防止P型沟道层3的穿通，但在本实施形态中，其特征在于通过既使用N型多晶硅13作为栅电极，又在N+源区4内设置浅的N型层12，将N+源区4作成图21那样的二级结构来防止穿通。
图22示出各结构中的漏-源间耐压的计算结果。与使用P型多晶硅7的情况相比，漏电流有一些增加，但即使使用N型多晶硅13作为栅电极，通过将N+源区4的结构作成二级结构，可防止穿通，得到了陡峭的耐压曲线。
图23示出在现有的平面型MOSFET和本实施形态的平面型MOSFET中对漏-源间施加了20V的电压时的等电位线的二维分布。如图23(a)中所示，在现有的结构中，等电位线扩展到N+源区4，而如图23(b)所示，通过将N+源区4作成二级结构，可知等电位线未到达N+源区4，能防止穿通。
作为本实施形态的浅的N型层12的制造方法，可用与CMOS工艺中使用的LDD(轻掺杂漏)区域的制作方法相同的工艺来制作。即使在本实施形态的平面型MOSFET中，由于与上述图8～图12的制造方法同样地可引用CMOS工艺来制作，故在形成LDD区域方面没有问题。
此外，关于本实施形态的结构，也可同样地适用在实施形态2中示出的交替地配置源区和体接触区的例子、在实施形态4中示出的加厚与JFET区域对置的栅绝缘膜的一部分的例子、在实施形态5中示出的伪栅电极的例子、在实施形态6中示出的肖特基结的例子和在实施形态7中示出的超级结结构的例子。
(实施形态10)在本发明的实施形态10中，说明将到上述为止已说明的平面型MOSFET应用于包含DC/DC变换器的电源装置的用途并进而说明该情况的效果。
使用图24～图26说明本发明的实施形态10。图24示出在电源装置中包含的非绝缘型的DC/DC变换器的电路结构。非绝缘型的DC/DC变换器包括控制IC31、驱动IC32、高侧开关33、低侧开关34、平滑用电感器L、平滑用电容器C等，且连接到CPU/MPU上。
如上所述，在高侧开关33中，开关损耗是主要的损耗，为了减少损耗，减小栅-漏间电容(Crss)是重要的。此外，在低侧开关34中，与减少导通损耗一起减少因自导通引起的损耗是重要的，减小导通电阻和Crss/Ciss是重要的。在此，本发明的平面型MOSFET通过减小单元尺寸来降低导通电阻，同时由于是平面型结构，故也实现了Crss的减小。
图25示出现有的沟槽MOSFET和本发明的平面型MOSFET的反馈电容的漏电压依存性的计算结果。可知通过使用平面型结构，可减小反馈电容。因此，如果将该结构用于DC/DC变换器的高侧开关33，可减小开关损耗。
图26示出了将现有的沟槽MOSFET和本发明的平面型MOSFET使用于DC/DC变换器的低侧开关时的低侧开关的栅电压的计算结果。如图26中所示可知，在现有的沟槽MOSFET中，栅电压上升到约1.5V，产生了自导通现象。另一方面，在使用了本发明的平面型MOSFET的情况下，由于可减小Crss/Ciss，故栅电压不上升，未产生自导通现象。因此，如果将本发明的平面型MOSFET用于低侧开关34，则不产生因自导通现象引起的损耗，可减少损耗。
以上，以N沟道型平面型MOSFET为中心，根据发明的实施形态具体说明了由本发明人进行的发明，但本发明当然不限定于上述实施形态，在不脱离其要旨的范围内可作各种各样的变更。例如，关于沟道层的浅结化，也可适用于P沟道型平面型MOSFET及沟槽MOSFET、横型MOSFET。
本发明涉及功率MOSFET，特别是可应用于在耐压约小于等于100V的低耐压功率MOSFET中适合用于实现低导通电阻且低反馈电容的结构及其制造方法，进而可应用于使用了该功率MOSFET的电源装置。
权利要求
1.一种N沟道型DMOSFET，其特征在于用P型多晶硅电极形成了栅电极。
2.如权利要求1中所述的DMOSFET，其特征在于上述DMOSFET是平面型MOSFET。
3.如权利要求2中所述的DMOSFET，其特征在于上述平面型MOSFET的P型沟道层的纵方向的结深小于等于0.5μm。
4.如权利要求3中所述的DMOSFET，其特征在于用来自相对于半导体衬底的垂直方向的离子注入和热扩散形成上述P型沟道层。
5.如权利要求2中所述的DMOSFET，其特征在于除去了上述栅电极的与JFET区域对置的一部分。
6.如权利要求2中所述的DMOSFET，其特征在于对于上述平面型MOSFET的上述栅电极，在上述P型多晶硅电极的上部设置了金属电极。
7.如权利要求6中所述的DMOSFET，其特征在于上述金属电极是硅化钨膜。
8.如权利要求2中所述的DMOSFET，其特征在于在与上述栅电极垂直的方向上交替地并排配置了上述平面型MOSFET的源区和体接触区。
9.如权利要求2中所述的DMOSFET，其特征在于用在氧化膜中包含氮的氮氧化膜形成了处于上述平面型MOSFET的上述栅电极与沟道层之间的栅绝缘膜的至少一部分。
10.如权利要求2中所述的DMOSFET，其特征在于使上述平面型MOSFET的与JFET区域对置的栅绝缘膜的一部分比与沟道层对置的栅绝缘膜厚。
11.如权利要求2中所述的DMOSFET，其特征在于在上述平面型MOSFET的与JFET区域对置的区域的一部分中经栅绝缘膜设置了具有与源电位相同的电位的伪栅电极。
12.如权利要求2中所述的DMOSFET，其特征在于在上述平面型MOSFET的JFET区域内的一部分中设置了肖特基结。
13.如权利要求2中所述的DMOSFET，其特征在于在上述平面型MOSFET的N型外延层中形成了用于使上述N型外延层耗尽的P型区域。
14.如权利要求2中所述的DMOSFET，其特征在于在上述平面型MOSFET的P型沟道层之间形成了浓度比N型外延层的浓度高的N型区域。
15.如权利要求2中所述的DMOSFET，其特征在于上述平面型MOSFET的制造工艺采用设计规则小于等于0.25μm的CMOSFET工艺。
16.如权利要求2中所述的DMOSFET，其特征在于将上述DMOSFET应用于包含DC/DC变换器的电源装置，将上述DMOSFET用作上述DC/DC变换器的高侧开关或低侧开关。
17.一种平面型MOSFET，其特征在于源区中接近于栅电极的区域的一部分的结深比其它的源区的结深浅。
18.如权利要求17中所述的平面型MOSFET，其特征在于上述平面型MOSFET的制造工艺采用设计规则小于等于0.25μm的CMOSFET工艺。
19.如权利要求17中所述的平面型MOSFET，其特征在于将上述平面型MOSFET应用于包含DC/DC变换器的电源装置，将上述平面型MOSFET用作上述DC/DC变换器的高侧开关或低侧开关。
全文摘要
提供在平面型MOSFET中即使使沟道层浅结化也可防止沟道层的穿通并可实现低导通电阻和低反馈电容的MOSFET的技术。解决方法是在平面型MOSFET、特别是N沟道的DMOSFET中使用P型多晶硅(7)作为栅电极。
文档编号H01L29/49GK1921150SQ20061011108
公开日2007年2月28日 申请日期2006年8月18日 优先权日2005年8月25日
发明者白石正树, 岩崎贵之, 松浦伸悌, 中沢芳人, 可知刚 申请人:株式会社瑞萨科技