专利名称：阵列线路基板的制作方法
阵列线路基板方法
技术领域：
本发明涉及一种阵列线路基板，特别是有关于一种适用于焊不黏测 试的阵列线路基板。背景技术：
在半导体产业中，集成电路(integrated circuits, IC)的生产主要 可分为三个阶段集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。在集成电路的制作中，芯 片(die)是经由晶圆(wafer)制作、形成集成电路以及切割晶圆(wafer sawing)等步骤而完成。晶圆具有一主动面(active surface),其泛指 晶圆的具有主动元件(active device)的表面。在晶圆的集成电路完成 之后，晶圆的主动面还配置有多个焊垫(bonding pad),以使最终由晶 圆切割所形成的芯片，可以经由这些焊垫而向外电性连接于一承载器 (carrier)。例如，承载器可以是一导线架(leadframe)或一封装基板 (package substrate),而芯片可以打线接合(wire bonding)或以覆晶 接合(flip chip bonding)的方式连接至承载器上，使得芯片的这些焊 垫可分别电性连接于承载器的多个接点，以构成一芯片封装体。就打线接合技术(wire bonding technology)而言，当芯片以一胶 层(epoxy)黏着在封装基板上之后，接着利用热压合(thermal compression)焊接或超音波焊接的方式使得各个焊线(bonding wire) 的两端分别连接至芯片与封装基板上，以使得芯片与封装基板彼此电性 连接。在上述打线接合的制程中，焊线的两端是否良好地焊接于芯片的 焊垫和封装基板的接点上，关系着芯片封装体能否正常运作，而这也正 是进行焊不黏测试(non-stick test)的目的。请参考图l所示，它是现有技术中的一种阵列线路基板的俯视示意 图。现有阵列线路基板100包括有多个基板单元110、多个第一电镀线120 与多个切割窗130，而芯片10(仅绘示一个芯片)配置于基板单元110上， 并借助焊线12与基板单元110上的打线接合垫112电性连接。其中，相邻 的基板单元110之间是以方格状的第一电镀线120相隔，且每一基板单元 110内具有多个第二电镀线114，以分别将打线接合垫112电性连接至相 邻侧的第一电镀线120，并使测试信号可经由第一电镀线120上的测试接 点122到达第二电镀线114，再由第二电镀线114传导至与其相连接的打 线接合垫112与芯片10上的焊垫。当通过将此测试信号回报至焊不黏测试系统之后，系统可以判断焊 线12是否焊接在芯片10的焊垫上。然而，如图1所示，当切割窗130将第 二电镀线114切断，甚至将第一电镀线120也切断时，将使得焊不黏测试 机制完全失效，造成测试信号无法经由完整的第一电镀线120传回至测 试接点122。若以人工目视的方式取代测试系统进行检测，以发现是否 有焊不黏的现象发生时，由于人工目视的准确性较低且必须在打线接合 制程完成后才可进行，因此现有的目测焊不黏技术的准确性不佳且存在 无法及时发现焊不黏的问题。
发明内容本发明的主要目的在于提供一种阵列线路基板，其可以提高焊不黏 测试的准确性。本发明的另一目的在于提供一种在打线制程中进行焊不黏测试的方 法，其主要是在打线制程中对检测阵列线路基板上的焊线与芯片及打线 接合垫的焊接状况进行及时检测，从而可以及时发现焊不黏的问题。为达成上述目的，本发明采用如下技术方案 一种阵列线路基板，其包 括多个基板单元、多条焊不黏测试线路与多个切割窗，其中这些基板单元分 别具有多个打线接合垫以及多个电镀线，且这些电镀线是分别与这些打线接 合垫相互对应连接，在这些电镀线中至少有一条为测试线；这些焊不黏测试 线路是分别配置于相邻两基板单元之间，并将测试线连接至一测试接点；这 些切割窗是位于这些基板单元中，并分别切断除了测试线之外的这些电镀线， 而且也未切断这些焊不黏测试线路。本发明的阵列线路基板可以在打线制程中及时发现焊不黏的问题，其方 法主要包括有以下步骤步骤(a)是利用一打线机将一第一焊线的第一端焊接于一芯片的其中一 个焊垫上；步骤(b)是利用打线机将第一焊线的第二端焊接于与基板上的测试线电性连接的打线接合垫上；步骤(c)是利用打线机将一第二焊线的第一端焊接于芯片的下一个焊垫上；步骤(d)是执行焊不黏测试，其主要是将打线机电性连接于一测试器， 且该测试器是与阵列线路基板上的测试接点电性连接，如果第一焊线与第二 焊线的焊接状况良好，测试器会接收到一电流信号，此时进行如下步骤；但 如果测试器没有接收到一电流信号或该电流信号小于一默认值时，则表示第 一焊线或第二焊线的焊接状况不良，此时需要对焊接不良处进行修检；步骤(e)是利用打线机将第二焊线的第二端焊接于其它打线接合垫上， 并切断第二焊线的第二端与打线机的连接状态；步骤(f)是对第二焊线执行焊不黏测试，其也是将打线机电性连接于一 测试器上，并对其施加一测试电流，如果测试器无法接收到此电流信号，表 示第二焊线己经焊接良好，可以进行下列的步骤；如果测试器有接收到此电 流信号，则表示第二焊线的第二端焊接状况不良，需要对其进行修检；以及步骤(g)是重复执行步骤步骤(c)至步骤(f)，直至芯片的所有焊垫 与所有打线接合垫均一一接合并测试完成。在上述步骤(d)中形成有一闭合电路，其由测试器、测试接点、连接测 试接点与测试线之间的悍不黏测试线路、测试线、打线接合垫、第一焊线、 芯片、第二焊线与打线机组成。相较于现有技术，本发明的阵列线路基板可以提供作为焊不黏测试中测 试电流流动的媒介以避免测试线路被切割窗切断而造成焊不黏测试失效，因 此本发明的阵列线路基板可以使得焊不黏测试的准确性提高。此外，由于本 发明的阵列线路基板可以在打线接合时立即进行焊不黏测试，因此本发明的 阵列线路基板可以使得焊不黏测试能够及时发现打线接合后的焊不黏问题。
图1是一种现有阵列线路基板的俯视示意图。图2是本发明阵列线路基板的一实施例的俯视示意图。图3是将使用图2所示的阵列线路基板与芯片进行打线接合的制程以及进 行焊不黏测试的示意图。图4是图3中的阵列线路基板与芯片进行后续的打线接合的制程以及进行 焊不黏测试的示意图。
具体实施方式请参考图2，它是本发明阵列线路基板的其中一实施例的俯视示意图。本 实施例的阵列线路基板200包括多个基板单元210、多条焊不黏测试线路220 (如图3所示)与多个切割窗230。这些基板单元210分别具有多个打线接合垫 212以及多个电镀线214，且这些电镀线214是分别与这些打线接合垫212相互 对应连接，而各个基板单元210的这些电镀线214中至少保留一条电镀线(以 下称测试线214a)不被切割窗230切断，使其能电性连接至相邻的焊不黏测试 线路220。这些焊不黏测试线路220与电镀线214是采用现有的电镀制程而布设的导 线，因此在电镀制程之后，可以直接利用电镀制程所布设的导线来作为焊不 黏测试线路220及测试线214a，而不需重新在阵列线路基板200上配线。其中， 焊不黏测试线路220是分别配置于相邻两基板单元210之间，并连接测试线 214a至一测试接点T，以形成一完整的测试线路。值得注意的是，在电镀制程 之后，位于每一基板单元210中的这些切割窗230分别切断除了测试线214a之 外的这些电镀线214，但未切断这些焊不黏测试线路220。在本实施例中，这 些切割窗230可以通过采用光蚀刻、湿式蚀刻或干式蚀刻的方式而形成，其用 以使得除了测试线214a之外的这些电镀线214与这些焊不黏测试线路220之间 形成断路。就位置而言，在本实施例中，这些切割窗230可大致上平行于相邻的这些 焊不黏测试线路220，且这些切割窗230与相邻的焊不黏测试线路220相隔约50 微米。就外型而言，在本实施例中，这些切割窗230的宽度W大约为100 200 微米。由于这些切割窗230是用来使得除了测试线214a之外的这些电镀线214 与这些焊不黏测试线路220之间形成断路，因此在不影响上述功能的前提下， 这些切割窗230的位置与外型可依照设计者的需求而有所改变，本实施例仅用 以举例而非限定本发明。以下就使用本实施例的阵列线路基板200与芯片20进行打线接合制程与 焊不黏测试作一说明。请参考图3，它表示使用图2中所示的阵列线路基板而 与芯片进行打线接合制程以及焊不黏测试的示意图，而为了便于以下说明， 图3仅示意性地绘制出一个芯片20黏着于其中一基板单元210上。在本实施例 中，打线接合制程包括下列步骤首先，利用一打线机30将一第一焊线40的 第 -端42焊接在芯片20的其中一个焊垫22上；接着，为了不使第一焊线40接
触芯片20的周边区域，打线机30拉出一线弧且将第一焊线40的第二端44焊接 至与测试线214a电性连接的打线接合垫212a上；接着，打线机30将一第二焊 线50的第一端52焊接于芯片20的下一个焊垫22上。此时，执行焊不黏测试。由于打线机30电性连接于一具有探针62的测试 器60，且探针62与测试接点T相电性连接，因此经由上述打线接合制程的第一 焊线40与第二焊线50若焊接状况良好，则探针62、与探针62接触的测试接点T、 连接测试接点T与测试线214a之间的焊不黏测试线路220、测试线214a、打线 接合垫212a、第一焊线40、芯片20、第二焊线50与打线机30将形成一闭合电 路(closed circuit)。此时，若有一电流由打线机30而流向第二悍线50时，则 测试器60可接收到此电流信号。相反地，若测试器60接收不到电流信号或所 接收的电流信号小于一默认值时，则表示第一焊线40或第二焊线50的焊接状 况不良。接下来，要进行后续的打线接合制程。请参考图4，其表示图3的阵列线 路基板与芯片进行后续打线接合制程以及焊不黏测试的示意图。打线机30将 第二焊线50的第二端54焊接于基板单元210的其它的打线接合垫212上，且切 断第二焊线50的第二端54与打线机30的连接状态。接着还要继续对上述第二焊线50执行焊不黏测试。由于打线机30与第二 焊线50不再相连，因此上述的闭合电路形成开路(opencircuit)。此时，若有 一电流由打线机30而流向第二焊线50时，则测试器60无法接收到此电流信号。 相反地，若测试器60仍可接收到电流信号，则表示第二焊线50的第二端54与 打线机30之间的连接并未完全切断，而且第二焊线50的第二端54可能因未完 全切断而遭受打线机30的拉扯进而导致焊接状况不良。然后，重复进行上述步骤，直到芯片20的所有焊垫22与基板单元210的所 有打线接合垫212的打线接合制程与焊不黏测试都完成为止。最后，利用切割 刀具沿着现有电镀制程所布设的导线(即方格状的焊不黏测试线路220)，将 几组封装基板切开成多个独立的基板单元210，以切断相连的测试线与焊不黏 测试线路。每一个打线制程所完成的芯片20及其基板单元210的接合结构经由 后续的封胶、植球等步骤便可形成不同型态的芯片封装体，在此不再详述。综上所述，本发明的阵列线路基板具有下列优点 (一)由于本发明的阵列线路基板具有完整的测试线路，其可提供作为 焊不黏测试中测试电流流动的媒介以避免测试线路被切割窗切断而造成焊不
黏测试失效。(二)由于本发明的阵列线路基板可在打线接合后立即进行焊不黏测试， 因此与现有目测焊不黏技术相较，本发明阵列线路基板可以利用焊不黏测试 及时发现打线接合后的焊不黏问题。
权利要求
1. 一种阵列线路基板，包括有多个基板单元、多条分别配置于相邻两基 板单元之间的焊不黏测试线路及多个位于这些基板单元中的切割窗，其中这 些基板单元分别具有多个打线接合垫以及多个电镀线，且这些电镀线是分别 与这些打线接合垫相互对应连接，其特征在于在位于基板单元上的这些电 镀线中至少有一条为测试线，多条焊不黏测试线路可将测试线连接至一测试接点，而这些切割窗则分别切断除了测试线之外的这些电镀线，而且未切断 这些焊不黏测试线路。
2. 如权利要求l所述的阵列线路基板，其特征在于这些切割窗是以光 蚀刻的方式形成的。
3. 如权利要求1所述的阵列线路基板，其特征在于这些切割窗是以湿 式蚀刻或干式蚀刻的方式形成的。
4. 如权利要求1所述的阵列线路基板，其特征在于这些切割窗平行于 相邻的这些焊不黏测试线路。
5. 如权利要求1所述的阵列线路基板，其特征在于这些切割窗宽度范围在100 200微米之间。
6. 如权利要求1所述的阵列线路基板，其特征在于这些切割窗与相邻 的焊不黏测试线路相隔50微米。
7. —种在打线制程中进行焊不黏测试的方法，用来检测阵列线路基板上的焊线与芯片及打线接合垫的焊接状况，其特征在于该方法主要包括有如 下步骤步骤(a)是利用一打线机将一第一焊线的第一端焊接于一芯片的其中一个焊垫上；步骤(b)是利用打线机将第一焊线的第二端焊接于与基板上的测试线电 性连接的打线接合垫上；步骤(C)是利用打线机将一第二焊线的第一端焊接于芯片的下一个悍垫上；步骤(d)是执行焊不黏测试，其主要是将打线机电性连接于一测试器， 且该测试器是与阵列线路基板上的测试接点电性连接，如果第一焊线与第二 焊线的焊接状况良好，测试器会接收到一电流信号，此时进行如下步骤；但 如果测试器没有接收到一电流信号或该电流信号小于一默认值时，则表示第 一焊线或第二焊线的焊接状况不良，此时需要对焊接不良处进行修检；步骤(e)是利用打线机将第二焊线的第二端焊接于其它打线接合垫上， 并切断第二焊线的第二端与打线机的连接状态；步骤(f)是对第二焊线执行焊不黏测试，其也是将打线机电性连接于一 测试器上，并对其施加一测试电流，如果测试器无法接收到此电流信号，表 示第二焊线已经焊接良好，可以进行下列的步骤；如果测试器有接收到此电 流信号，则表示第二焊线的第二端焊接状况不良，需要对其进行修检；以及步骤(g)是重复执行步骤步骤(c)至步骤(f)，直至芯片的所有焊垫 与所有打线接合垫均一一接合并测试完成。
8.如权利要求7所述的方法，其特征在于在步骤(d)中形成有一闭合 电路，其由测试器、测试接点、连接测试接点与测试线之间的焊不黏测试线 路、测试线、打线接合垫、第一焊线、芯片、第二焊线与打线机组成。
全文摘要
本发明公开一种阵列线路基板，其包括多个基板单元、多条焊不黏测试线路与多个切割窗。这些基板单元分别具有多个打线接合垫以及多个电镀线，且这些电镀线是分别连接对应的这些打线接合垫，其中在这些电镀线中有至少一条为测试线。这些焊不黏测试线路分别配置于相邻两基板单元之间，并将测试线连接至一测试接点。这些切割窗位于这些基板单元中，这些切割窗分别切断除了测试线之外的这些电镀线，且未切断这些焊不黏测试线路。
文档编号H01L21/66GK101123240SQ20061011102
公开日2008年2月13日 申请日期2006年8月9日 优先权日2006年8月9日
发明者田云翔, 陈盈志 申请人:日月光半导体制造股份有限公司