专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，特别涉及离子体显示器等的
驱动电容性负荷的多沟道半导体集成电路的平面布置情况。
背景技术：
已知 一般情况下，用于多沟道半导体集成电路的输出电路有 MOS输出电路、IGBT输出电路、高边无晶体管的MOS输出电路 或者高边无晶体管的IGBT输出电路。通常情况下，多沟道半导体 集成电路是以这些输出电路的单元为标准单元而进行平面布置的。 例如，在是构成含有MOS驱动器的输出电路的标准单元116的情 况下，如图13 (a)和图13 (b)所示，垫108布置在下边(纸张 的下侧)，低边晶体管111、高边晶体管110、电平位移电路112以 及预驱动器113布置在上边(纸张的上侧)，顺序就是这样的。标 准羊元116的各个构成要素(111、 110、 112、 113)经由双层布线 114或者单层布线115与垫108进行电连接(以上参考例如专利文 献l)。补充说明一下，在图13 (b)上，119是高边晶体管的漏极 区域，120是高边晶体管的源极区域，121是通孔，122是低边晶 体管的源极区域，123是低边晶体管的源极区域。
《专利文献1》 特开平1 — 18239号公报
发明内容
发明要解决的技术问题
然而，如图13 (a)和图13 (b)所示，在将浪涌电压等施加 到垫108的情况下，因为对与垫108相邻而设的低边晶体管111的 布线阻抗比离开垫108而设的高边晶体管110的主体二极管的布线 阻抗低很多，所以便打算让浪涌电荷逃到连接在电源一侧的高边晶
体管110的主体二极管(未示)的正向上来谋求防止静电破坏。但 因为电荷集中在低边晶体管111的主体二极管，所以恐怕低边晶体 管111的主体二极管会先破坏。这就是问题。 这样的问题不仅在是含有MOS驱动器的输出电路的情况下会 产生的问题，也是在是含有所述的IGBT驱动器、高边无晶体管的 MOS驱动器或者高边无晶体管的IGBT驱动器的输出电路的情况 下同样会出现的问题。 本发明正是为解决该问题而研究开发出来的，其目的在于提 供一种具有抗静电破坏的平面布置的半导体集成电路。
用以解决技术问题的技术方案
具体而言，本发明第一方面所涉及的半导体集成电路是这样的， 该半导体集成电路在半导体芯片上具有多个分别包括垫的电路 单元。由高边晶体管、驱动所述高边晶体管的电平位移电路以及低 边晶体管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器， 以及所述垫。所迷高边晶体管和所述低边晶体管夹着所迷垫相向而 设。 在本发明第一方面所涉及的半导体集成电路中，最好是，所述 高边晶体管、所迷垫、所述低边晶体管、所述电平位移电路以及所 迷预驱动器布置在一条直线上。
在本发明第一方面所涉及的半导体集成电路中，进一步包括 布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与 由所述多个电路单元构成的第一电路单元列相向且由多个所述电路 单元构成的第二电路单元列。 在本发明第一方面所涉及的半导体集成电路中，进一步包括 布置在所述第一电路单元列和所述第二电路单元列各自的两端的高 压电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电 路单元列和所述第二电路单元列中各自的所述高边晶体管上且与所 述第一电源垫电连接的高压电位的第一布线，以及布置在所述第一 电路单元列和所述第二电路单元列中各自的所述低边晶体管上且与 所述第二电源垫电连接的基准电位的第二布线。
在本发明第一方面所涉及的半导体集成电路中，进一步包括 为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电 位的第三布线。 在本发明第一方面所涉及的半导体集成电路中，进行将所述电 平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的 设计。 本发明第二方面所涉及的半导体集成电路是这样的，该半导体 集成电路，在半导体芯片上具有多个分别包括垫的电路单元。所述 电路单元包括由高边晶体管、驱动所述高边晶体管的电平位移电 路、高边再生二极管、低边晶体管以及低边再生二极管构成的高耐 压驱动器，驱动所述高耐压驱动器的预驱动器，以及所述垫。所述 高边再生二极管和所述4氐边再生二极管夹着所述垫相向而^:。 在本发明第二方面所涉及的半导体集成电路中，所述高边再生 二极管、所述垫、所述低边再生二极管、所述低边晶体管、所述高 边晶体管、所述电平位移电路以及所述预驱动器布置在一条直线上。
在本发明第二方面所涉及的半导体集成电路中，进一步包括 布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与 由所述多个电路单元构成的第一电路单元列相向且由多个所述电路 单元构成的第二电路单元列。
在本发明第二方面所涉及的半导体集成电路中，进一步包括 布置在所述第一电路单元列和所述第二电路单元列各自的两端的高 压电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电 路单元列和所述第二电路单元列中各自的所述高边再生二极管上且
与所述第一电源垫电连接的高压电位的第一布线，以及布置在所述 第一电路单元列和所述第二电路单元列中各自的所述低边晶体管上
且与所述第二电源垫电连接的基准电位的第二布线。
在本发明第二方面所涉及的半导体集成电路中，进一步包括 为将布置在所迷半导体芯片的中央部位的控制部包围而设的基准电 位的第三布线。
在本发明第二方面所涉及的半导体集成电路中，进行将所述电
平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的 设计。 本发明第三方面所涉及的半导体集成电路是这样的，该半导体 集成电路，在半导体芯片上具有多个分別包括垫的电路单元。所述 电路单元包括由静电放电保护元件和低边晶体管构成的高耐压驱 动器，驱动所述高耐压驱动器的预驱动器，以及所述垫。所述静电 放电保护元件和所述低边晶体管夹着所述垫相向而设。 在本发明第三方面所涉及的半导体集成电路中，所述静电放电 保护元件、所述垫、所述低边晶体管以及所述预驱动器布置在一条 直线上。
在本发明第三方面所涉及的半导体集成电路中，进一步包括 布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与 由所述多个电路单元构成的第一电路单元列相向且由多个所述电路 单元构成的第二电路单元列。 在本发明第三方面所涉及的半导体集成电路中，进一步包括 布置在所述第一电路单元列和所述第二电路单元列各自的两端的高 压电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电 路单元列和所述第二电路单元列中各自的所述静电放电保护元件上 且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所 述第一电路单元列和所述第二电路单元列中各自的所述低边晶体管 上且与所述第二电源垫电连接的基准电位的第二布线。
在本发明第三方面所涉及的半导体集成电路中，进一步包括 为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电 位的第三布线。 在本发明第三方面所涉及的半导体集成电路中，进行将所述电 平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的 设计。 本发明第四方面所涉及的半导体集成电路是这样的，该半导体 集成电路，在半导体芯片上具有多个分别包括垫的电路单元。所述 电路单元包括由静电放电保护元件、低边再生二极管以及低边晶 体管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器，以 及所述垫。所述静电放电保护元件和所述低边再生二极管夹着所述
垫相向而i殳。 在本发明第四方面所涉及的半导体集成电路中，所述,争电放电 保护元件、所述垫、所迷低边再生二极管、所述低边晶体管以及所 述预驱动器布置在一条直线上。
在本发明第四方面所涉及的半导体集成电路中，进一步包括 布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与 由所述多个电路单元构成的第一电路单元列相向且由多个所述电路 单元构成的第二电路单元列。 在本发明第四方面所涉及的半导体集成电路中，进一步包括 布置在所述第一电路单元列和所述第二电路单元列各自的两端的高 压电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电 路单元列和所述第二电路单元列中各自的所述静电放电保护元件上 且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所 述第一电路单元列和所述第二电路单元列中各自的所述低边晶体管 上且与所述第二电源垫电连接的基准电位的第二布线。
在本发明第四方面所涉及的半导体集成电路中，进一步包括 为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电 位的第三布线。 在本发明第四方面所涉及的半导体集成电路中，进行将所述电 平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的 设计。
发明的效果 根据本发明的半导体集成电路，能够抑制浪涌电压等异常输入 施加在构成电路单元的垫上时所产生的静电破坏；能够使芯片尺寸 变小；能够使将多个垫和芯片的外周连接起来的焊线的长度縮短。 附图的筒单说明 图1是显示本发明第一个实施例中包括具有垫的MOS驱动器 的输出电路的电路结构例的图。
图2 (a)和图2 (b)是本发明第一个实施例中输出电路单元 的放大平面图。
图3是显示本发明第一个实施例所涉及的半导体集成电路的平 面布置情况的平面图。
图4是显示本发明第二个实施例中包括具有垫的IGBT驱动器 的输出电路的电路结构例的图。
图5 (a)和图5 (b)是本发明第二个实施例中输出电路单元 的放大平面图。
图6是显示本发明第二个实施例所涉及的半导体集成电路的平 面布置情况的平面图。
图7是显示本发明第三个实施例中包括具有垫的高边无晶体管 的MOS驱动器的输出电路的电路结构例的图。
图8 (a)和图8 (b)是本发明第三个实施例中输出电路单元 的^:大平面图。
图9是显示本发明第三个实施例所涉及的半导体集成电路的平 面布置情况的平面图。
图10是显示本发明第四个实施例中包括具有垫的高边无晶体 管的IGBT驱动器的输出电路的电路结构例的图。
图11 (a)和图11 (b)是本发明第四个实施例中输出电路单 元的》t大平面图。
图12是显示本发明第四个实施例所涉及的半导体集成电路的 平面布置情况的平面图。
图13 (a)和图13 (b)是现有输出电路单元的放大平面图。 符号说明
1 半导体芯片
2、 2b 高压电位的布线
3a、 3b 基准电位的布线
4 高压电源的垫
5 基准电位的垫
6 〗氏耐压控制部
7 总线布线
8 垫
9 输入控制垫
10 高边晶体管
11 低边晶体管
12 电平位移电路
13 预驱动器
14 双层布线
15 单层布线 16A-16D 输出电路单元
19 高边晶体管的漏极区域
20 高边晶体管的源极区域
21 通孔
22 低边晶体管的漏极区域
23 低边晶体管的源极区域
24 输入端子 25a 25d 输出电路
26 背面栅极一漏极间寄生二极管
27 背面栅极一漏极间寄生二极管
28 高边晶体管
29 低边晶体管
30 高边再生二极管
31 低边再生二极管
32 栅极保护用二极管
33 栅极切断用电阻
34 栅极保护电路
35 高边晶体管发射区域
36 高边晶体管集电区域
37 低边晶体管发射区域
38低边晶体管集电区域
39二极管阴极区域
40二极管阳极区域
41接触
43,争电》i:电^f呆护元件
44预驱动器
45MOS驱动器
46IGBT驱动器
47高边无晶体管的MOS驱动器
48高边无晶体管的IGBT驱动器
具体实施例方式下面，参考
本发明的各个实施例。 (第一个实施例)
图1是本发明第一个实施例所涉及的多沟道半导体集成电路中 的构成输出电路单元的输出电路25a的基本电路构成图。 如图1所示，输出电路25a包括MOS驱动器45、电平位移 电路12和预驱动器13。这里，MOS驱动器45，由高边晶体管10、 该高边晶体管10的寄生元件即背面栅极一漏极间寄生二极管26、 低边晶体管11、该低边晶体管11的寄生元件即背面栅极一漏极间 寄生二极管27以及垫8构成。而且，高压电源的垫4连接在高边 晶体管10上，基准电位的垫5连接在低边晶体管11上，、输入端子 24连接在预驱动器13上。补充说明一下，高边晶体管IO用于输 出高电平，低边晶体管11用于输出低电平。 图2 (a)和图2 (b)是显示构成输出电路25a的输出电路单 元16A中的平面布置情况的平面图。 如图2 (a)和图2 (b)所示，输出电路单元16A的平面布置 的特征在于，高边晶体管IO和低边晶体管11夹着垫8而相向设置。 亦即，夹着垫8在垫8的一侧布置有高边晶体管10，该高边晶体管 10构成还可以作为静电放电(ESD: electrostatic discharge)保 护元件用的背面栅极一漏极间寄生二极管26，在塾8的另一侧布置 有低边晶体管11，该低边晶体管11构成背面栅极一漏极间寄生二 极管27。现有技术是这样的，在一端布置上垫，按照从下边(纸张 的下侧)到上边(纸张中的上侧)的顺序依次布置有低边晶体管和 高边晶体管。与现有技术相比，该第一个实施例，能够使对在将浪
涌电压等异常输入施加给垫8时所产生的静电破坏的抵抗性提高。
具体而言，如图2 (a)和图2 (b)所示，夹着垫8在垫8的 下边布置上高边晶体管10，同时，夹着垫8在垫8的上边按照从下 到上的顺序依次布置上低边晶体管11、电平位移电路12以及预驱 动器13。 在这样的平面布置下，因为由基准电位以下的负浪涌产生的电 流从垫8流向离垫8最近的低边晶体管11的主体二极管中，另一 方面，由超过电源电压的正浪涌产生的电流从垫8流向离垫8最近 的高边晶体管10的主体二极管中，所以能够使对静电破坏的抵抗 性增加。 如图2 (a)和图2 (b)所示，将高边晶体管10、垫8、低边 晶体管11、电平位移电路12以及预驱动器13布置在一条直线上， 从后述的图3所示的半导体集成电路的平面布置也明显可知，能够 实现构成含有MOS驱动器45的输出电路25a的输出电路单元16A 的高集成化。而且，设计电平位移电路12和预驱动器13时，保证 将电平位移电路12和预驱动器13收纳在单元宽度最大的低边晶体 管11的单元宽度内。具体而言，如图2 (a)和图2 (b)所示，按 照低边晶体管11的单元宽度进行设计，就能够实现半导体集成电 路的高集成化。 补充说明一下，在图2(b)上，20是高边晶体管10的源极区 域，19是高边晶体管10的漏极区域，21是通孔，22是低边晶体 管ll的漏极区域，23是低边晶体管11的源极区域。 图3是显示将具有所述平面布置的输出电路单元16A布置在半 导体芯片1上的多沟道半导体集成电路的平面图。 如图3所示，在半导体芯片l上，在中央部位布置有对输入控 制电路等的输出时刻进行控制的低耐压控制部6,同时夹着该低耐
压控制部6相向地布置有多个所述输出电路单元16A,且是沿着芯 片的边布置的，低耐压控制部6和各个输出电路单元16A由总线布 线7相连接。利用总线布线7将来自低耐压控制部6的控制信号传 达给预驱动器13。而且，在多个输出电路单元16A的两端布置有 高压电源的垫4和基准电位的垫5。补充说明一下，多个输出电路 单元16A的平面布置，并不限于图中所示的情况，还能够做成连接 在垫8的焊线和焊线相互不接触那样的各种各样的平面布置。 在输出电路单元16A内的低边晶体管11上形成有基准电位的 布线3a，该布线3a连接在布置在多个输出电路单元16A两侧的基 准电位的垫5上。同样，输出电路单元16A内的高边晶体管10上 形成有高压电位的布线2，该高压电位的布线2连接在布置在多个 输出电路单元16A两侧的高压电源的垫4上。 因为从封装体线焊到布置在半导体芯片1内的多个输出电路单 元16A两侧的基准电位的垫5和高压电源的垫4上，所以基准电位 的垫5和高压电源的垫4的电位稳定。因此，能够使基准电位的布 线3a和高压电位的布线2的布线阻抗减小。在各个沟道的输出成 为大电流的情况下，各个输出电路单元16A的基准电位和高压电位 也很稳定，从而能得到均一的输出特性和静电放电抵抗性。另一方 面，在低耐压控制部6的长度方向的一端部布置有输入控制垫9， 同时在另一端部布置有基准电位的垫5。而且，4氐耐压控制部6上 形成有基准电位的布线3b来将输入控制垫9以外的三个方向都包 围起来。基准电位的布线3b起到屏蔽的作用，防止从垫8侵入的 外部噪音经由输出电路单元16A传达到低耐压控制部6。因此，从 低耐压控制部6输入到预驱动器13的信号被稳定化，输出特性稳 定。 (第二个实施例)
图4是显示本发明第二个实施例所涉及的半导体集成电路中的
构成输出电路单元的输出电路25b的基本电路构成。
如图4所示，输出电路25b包括IGBT驱动器46、电平位移
电路12和预驱动器13。这里，IGBT驱动器46，由高边晶体管28、
由栅极切断电阻33和栅极保护用二极管32构成的栅极保护电路 34、高边再生二极管30、低边晶体管29、低边再生二极管31以及 垫8构成。而且，高压电源的垫4连接在高边晶体管28上，基准 电位的垫5连接在低边晶体管29上，输入端子24连接在预驱动器 13上。 图5 (a)和图5 (b)是显示构成输出电路25b的输出电路单 元16B中的平面布置情况的平面图。 如图5 (a)和图5 (b)所示，输出电路单元16B的平面布置 的特征在于，高边再生二极管30和低边再生二极管31夹着垫8而 相向设置。亦即，夹着垫8在垫8的一侧布置有兼作静电放电保护 元件用的高边再生二极管30，在垫8的另一侧布置有低边再生二极 管31。现有技术是这样的，在一端布置上垫，按照从下边到上边的 顺序依次布置有高边再生二极管和低边再生二极管。与现有技术相 比，该第二个实施例，能够使对在将浪涌电压等异常输入施加给垫 8时所产生的静电破坏的抵抗性提高。
具体而言，如图5 (a)和图5 (b)所示，夹着垫8在垫8的 下边布置有高边再生二极管30，同时，夹着垫8在垫8的上边按照 从下到上的顺序依次布置上低边再生二极管31、低边晶体管29、 高边晶体管28与栅极保护电路34、电平位移电路12以及预驱动 器13。 在这样的平面布置下，因为由基准电位以下的负浪涌产生的电 流从垫8流向离垫8最近的低边再生二极管31中，另一方面，由 超过电源电压的正浪涌产生的电流从垫8流向离垫8最近的高边再 生二极管30中，所以能够使对静电破坏的抵抗性增加。 如图5 (a)和图5 (b)所示，将高边再生二极管30、垫8、 低边再生二极管31、低边晶体管29、高边晶体管28和栅极保护电 路34、电平位移电路12以及预驱动器13布置在一条直线上，从 后述的图6所示的半导体集成电路的平面布置也明显可知，能够实 现构成含有IGBT驱动器46的输出电路25b的输出电路单元16B 的高集成化。而且，进行将电平位移电路12和预驱动器13收纳在
单元宽度最大的低边晶体管29的单元宽度内这样的设计，具体而 言，如图5 (a)和图5 (b)所示，按照低边晶体管29的单元宽度 进行设计，就能够实现半导体集成电路的高集成化。
补充说明一下，在图5 (b)上，21是通孔，41是接触，36是 高边晶体管28的集电区域，35是高边晶体管28的发射区域，37 是低边晶体管29的发射区域，38是低边晶体管29的集电区域， 39是低边再生二极管31和高边再生二极管30的阴极区域，40是 低边再生二极管31和高边再生二极管30的阳极区域。 图6是显示将具有所述平面布置的输出电路单元16B布置在半 导体芯片1上的多沟道半导体集成电路的平面图。 如图6所示，在半导体芯片l上，在中央部位布置有对输入控 制电路等的输出时刻进行控制的低耐压控制部6，同时夹着该低耐 压控制部6相向地布置有多个所述输出电路单元16B，且是沿着芯 片的边布置的，低耐压控制部6和各个输出电路单元16B由总线布 线7相连接。利用总线布线7将来自低耐压控制部6的控制信号传 达给预驱动器13。而且，在多个输出电路单元16B的两端布置有 高压电源的垫4和基准电位的垫5。补充说明一下，多个输出电路 单元16B的平面布置，并不限于图中所示的情况，还能够做成连接 在垫8的焊线和焊线相互不接触那样的各种各样的平面布置。 在输出电路单元16B内的低边晶体管29上形成有基准电位的 布线3a，该布线3a连接在布置在多个输出电路单元16B两侧的基 准电位的垫5上。同样，输出电路单元16B内的高边再生二极管 30上形成有高压电位的布线2b，高压电位的布线2b连接在布置在 多个输出电路单元16B两侧的高压电源的垫4上。 因为从封装体线焊到布置在半导体芯片1内的多个输出电路单 元16B两侧的基准电位的垫5和高压电源的垫4，所以基准电位的 垫5和高压电源的垫4的电位稳定。因此，在各个沟道的输出成为 大电流的情况下，各个输出电路单元16B的基准电位和高压电位也 很稳定，从而能得到均一的输出特性和静电放电抵抗性。另一方面， 在低耐压控制部6的长度方向的一端部布置有输入控制垫9，同时在另一端部布置有基准电位的垫5。而且，低耐压控制部6上形成 有基准电位的布线3b来将输入控制垫9以外的三个方向都包围起 来。基准电位的布线3b起到屏蔽的作用，防止从垫8侵入的外部 噪音经由输出电路单元16B传达到低耐压控制部6。因此，从低耐 压控制部6输入到预驱动器13的信号被稳定化，输出特性稳定。 (第三个实施例)
图7是本发明第三个实施例所涉及的多沟道半导体集成电路中 的构成输出电路单元的输出电路25c的基本电路构成图。 如图7所示，输出电路25c包括高边无晶体管的MOS驱动 器47和预驱动器44。这里，高边无晶体管的MOS驱动器47,由 低边晶体管11、该低边晶体管11的寄生元件即背面栅极一漏极间 寄生二极管27、静电放电保护元件43以及垫8构成。而且，高压 电源的垫4连接在低边晶体管11的一端，基准电位的垫5连接在 低边晶体管11的另一端，输入端子24连接在预驱动器44上。 图8 (a)和图8 (b)是显示构成输出电路25c的输出电路单 元16C中的平面布置情况的平面图。 如图8 (a)和图8 (b)所示，输出电路单元16C的平面布置 的特征在于，静电放电保护元件43和低边晶体管11夹着垫8而相 向设置。亦即，夹着垫8在垫8的一侧布置有静电放电保护元件43， 在垫8的另一侧布置有低边晶体管11。现有技术是这样的，在一端 布置上垫，按照从下边到上边的顺序依次布置有低边晶体管11和 静电放电保护元件。与现有技术相比，该第三个实施例，能够使对 在将浪涌电压等异常输入施加给垫8时所产生的静电破坏的抵抗性 提高。 具体而言，如图8 (a)和图8 (b)所示，夹着垫8在垫8的 下边布置上静电放电保护元件43，同时夹着垫8在垫8的上边按照 从下到上的顺序依次布置上低边晶体管11以及预驱动器44。 在这样的平面布置下，因为由基准电位以下的负浪涌产生的.电 流从垫8流向离垫8最近的低边晶体管11的主体二极管中，另一 方面，由超过电源电压的正浪涌产生的电流从垫8流向离垫8最近
的静电放电保护元件43中，所以能够使对静电破坏的抵抗性增加。 如图8 (a)和图8 (b)所示，将静电放电保护元件43、垫8、 低边晶体管11以及预驱动器44布置在一条直线上，^v后述的图9 所示的半导体集成电路的平面布置也明显可知，能够实现构成含有 高边无晶体管的MOS驱动器47的输出电路25c的输出电路单元 16C的高集成化。而且，进行将预驱动器44收纳在单元宽度最大 的低边晶体管11的单元宽度内这样的设计，具体而言，如图8 (a) 和图8 (b)所示，按照低边晶体管11的单元宽度进行设计，就能 够实现半导体集成电路的高集成化。 补充说明一下，在图8 (b)上，21是通孔，22是低边晶体管 11的漏极区域，23是低边晶体管11的源极区域，39是静电放电 保护元件43的阴极区域，40是静电放电保护元件43的阳极区域。 图9是显示将具有所述平面布置的输出电路单元16C布置在半 导体芯片l上的多沟道半导体集成电路的平面图。 如图9所示，在半导体芯片l上，在中央部位布置有对输入控 制电路等的输出时刻进行控制的低耐压控制部6，同时夹着该低耐 压控制部6相向地布置有多个所述输出电路单元16C，且是沿着芯 片的边布置的，低耐压控制部6和各个输出电路单元16C由总线布 线7相连接。利用总线布线7将来自低耐压控制部6的控制信号传 达给预驱动器44。而且，在多个输出电路单元16C的两端布置有 高压电源的垫4和基准电位的垫5。补充说明一下，多个输出电路 单元16C的平面布置，并不限于图中所示的情况，还能够做成连接 在垫8的焊线和焊线相互不接触那样的各种各样的平面布置。 在输出电路单元16C内的低边晶体管11上形成有基准电位的 布线3a，该布线3a连接在布置在多个输出电路单元16C两侧的基 准电位的垫5上。同样，输出电路单元16C内的静电放电保护元件 43上形成有高压电位的布线2，该高压电位的布线2连接在布置在 多个输出电路单元16C两侧的高压电源的垫4上。 因为从封装体线焊到布置在半导体芯片1内的多个输出电路单 元16C两侧的基准电位的垫5和高压电源的垫4，所以基准电位的
垫5和高压电源的垫4的电位稳定。因此，在各个沟道的输出成为 大电流的情况下，各个输出电路单元16C的基准电位和高压电位也 很稳定，从而能得到均一的输出特性和静电放电抵抗性。另一方面， 在低耐压控制部6的长度方向的一端部布置有输入控制垫9，同时 在另一端部布置有基准电位的垫5。而且，低耐压控制部6上形成 有基准电位的布线3b来将输入控制垫9以外的三个方向都包围起 来。基准电位的布线3b起到屏蔽的作用，防止从垫8侵入的外部 噪音经由输出电路单元16C传达到低耐压控制部6。因此，从低耐 压控制部6输入到预驱动器44的信号被稳定化，输出特性稳定。 (第四个实施例)
图10是本发明第四个实施例所涉及的多沟道半导体集成电路 中的构成输出电路单元的输出电路25d的基本电路构成图。
如图10所示，输出电路25d包括高边无晶体管的IGBT驱 动器48和预驱动器44。这里，高边无晶体管的IGBT驱动器48， 由低边晶体管29、低边再生二极管31、静电放电保护元件43以及 垫8构成。而且，高压电源的垫4连接在低边晶体管29的一端， 基准电位的垫5连接在低边晶体管29的另一端，输入端子24连接 在预驱动器44上。 图11 (a)和图11 (b)是显示构成输出电路25d的输出电路 单元16D中的平面布置情况的平面图。 如图11 (a)和图11 (b)所示，输出电路单元16D的平面布 置的特征在于，静电放电保护元件43和低边再生二极管31夹着垫 8而相向设置。亦即，夹着垫8在垫8的一侧布置有静电放电保护 元件43，在垫8的另一侧布置有低边再生二极管31。现有技术是 这样的，在一端布置上垫，按照从下边(纸张的下侧)到上边(纸 张中的上侧)的顺序依次布置有低边再生二极管31和静电放电保 护元件43。与现有技术相比，该第四个实施例，能够使对在将浪涌 电压等异常输入施加给垫8时所产生的静电破坏的抵抗性提高。 具体而言，如图11 (a)和图11 (b)所示，夹着垫8在垫8 的下边布置上静电放电保护元件43，同时，夹着垫8在垫8的上边
按照从下到上的顺序依次布置有低边再生二极管31、低边晶体管
29以及预驱动器44。 在这样的平面布置下，因为由基准电位以下的负浪涌产生的电 流从垫8流向离垫8最近的低边再生二极管31，另一方面，由超过 电源电压的正浪涌产生的电流从垫8流向离垫8最近的静电放电保 护元件43中，所以能够使对静电破坏的抵抗性增加。 如图11 (a)和图11 (b)所示，将静电放电保护元件43、垫 8、低边再生二极管31、低边晶体管29以及预驱动器44布置在一 条直线上，从后述的图12所示的半导体集成电路的平面布置也明 显可知，能够实现构成含有高边无晶体管的IGBT驱动器48的输 出电路25d的输出电路单元16D的高集成化。而且，进行将预驱 动器44收纳在单元宽度最大的低边晶体管29的单元宽度内这样的 设计，具体而言，如图ii (a)和图11 (b)所示，按照低边晶体
管29的单元宽度进行设计，就能够实现半导体集成电路的高集成 化。
补充说明一下，在图11 (b)上，21是通孔，41是接触，37 是低边晶体管29的发射区域，38是低边晶体管29的集电区域， 39是低边再生二极管31和静电放电保护元件43的阴极区域，40 是低边再生二极管31和静电放电保护元件43的阳极区域。 图12是显示将具有所述平面布置的输出电路单元16D布置在 半导体芯片1上的多沟道半导体集成电路的平面图。 如图12所示，在半导体芯片1上，在中央部位布置有对输入 控制电路等的输出时刻进行控制的低耐压控制部6，同时夹着该低 耐压控制部6相向地布置有多个所述输出电路单元16D，且是沿着 芯片的边布置的，低耐压控制部6和各个输出电路单元16D由总线 布线7相连接。利用总线布线7将来自低耐压控制部6的控制信号 传达給预驱动器44。而且，在多个输出电路单元16D的两端布置 有高压电源的垫4和基准电位的垫5。补充说明一下，多个输出电 路单元16D的平面布置，并不限于图中所示的情况，还能够做成连 接在垫8的焊线和焊线相互不接触那样的各种各样的平面布置。
在输出电路单元16D内的低边晶体管29上形成有基准电位的 布线3a，该布线3a连接在布置在多个输出电路单元16D两侧的基 准电位的垫5上。同样，输出电路单元16D内的静电放电保护元件 43上形成有高压电位的布线2，该高压电位的布线2连接在布置在 多个输出电路单元16D两侧的高压电源的垫4上。 因为从封装体线焊到布置在半导体芯片1内的多个输出电路单 元16D两侧的基准电位的垫5和高压电源的垫4，所以基准电位的 垫5和高压电源的垫4的电位稳定。因此，在各个沟道的输出成为 大电流的情况下，各个输出电路单元16D的基准电位和高压电位也 很稳定，从而能得到均一的输出特性和静电放电抵抗性。另一方面， 在4氐耐压控制部6的长度方向的一端部布置有输入控制垫9，同时 在另一端部布置有基准电位的垫5。而且，低耐压控制部6上形成 有基准电位的布线3b来将输入控制垫9以外的三个方向都包围起 来。基准电位的布线3b起到屏蔽的作用，防止从垫8侵入的外部 噪音经由输出电路单元16D传达到低耐压控制部6。因此，从低耐 压控制部6输入到预驱动器44的信号被稳定化，输出特性稳定。
补充说明一下，在上述各个实施例中，使用"基准电位"这一 说法进行了说明，尽管还包括是接地电位以外的电位的情况，却是 一个连接在半导体芯片的衬底上的电位，通常意味着接地电位。 产业实用性 本发明对驱动PDP等电容性负荷的多沟道半导体集成电路很 有用。
权利要求
1.一种半导体集成电路，在半导体芯片上具有多个分别包括垫的电路单元，其特征在于所述电路单元包括由高边晶体管、驱动所述高边晶体管的电平位移电路以及低边晶体管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器，以及所述垫；所述高边晶体管和所述低边晶体管夹着所述垫相向而设。
2. 根据权利要求1所述的半导体集成电路，其特征在于 所述高边晶体管、所述垫、所述低边晶体管、所述电平位移电路以及所述预驱动器布置在一条直线上。
3. 根据权利要求1所述的半导体集成电路，其特征在于 进一步包括布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述 电路单元构成的第二电路单元列。
4. 根据权利要求3所述的半导体集成电路，其特征在于 进一步包括布置在所述第一电路单元列和所述第二电路单元列各自的两端的高压 电位用第 一 电源垫和基准电位用第二电源垫，布置在所述第一电路单元列和所述第二电路单元列中各自的所述高边 晶体管上且与所述第一电源垫电连接的高压电位的笫一布线，以及布置在所述第一电路单元列和所述第二电路单元列中各自的所述低边 晶体管上且与所述第二电源垫电连接的基准电位的第二布线。
5. 根据权利要求4所述的半导体集成电路，其特征在于 进一步包括为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电位的第三布线。
6. 根据权利要求1所述的半导体集成电路，其特征在于进行的是将所述电平位移电路和所述预驱动器收纳在所述低边晶体管 的单元宽度内的设计。
7. —种半导体集成电路，在半导体芯片上具有多个分别包括垫的电路 单元，其特征在于所述电路单元包括由高边晶体管、驱动所述高边晶体管的电平位移 电路、高边再生二极管、低边晶体管以及低边再生二极管构成的高耐压驱 动器，驱动所述高耐压驱动器的预驱动器，以及所述垫；所述高边再生二极管和所述低边再生二极管夹着所述垫相向而"i殳。
8. 根据权利要求7所述的半导体集成电路，其特征在于 所述高边再生二极管、所述垫、所述低边再生二极管、所述4氐边晶体管、所述高边晶体管、所述电平位移电路以及所述预驱动器布置在一条直 线上。
9. 根据权利要求7所述的半导体集成电路，其特征在于 进一步包括布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述 电路单元构成的第二电路单元列。
10. 根据权利要求9所述的半导体集成电路，其特征在于 进一步包括布置在所述第一电路单元列和所述第二电路单元列各自的两端的高压 电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电路单元列和所述第二电路单元列中各自的所述高边 再生二极管上且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所述第一电路单元列和所述第二电路单元列中各自的所述低边 晶体管上且与所述第二电源垫电连接的基准电位的第二布线。
11. 根据权利要求IO所述的半导体集成电路，其特征在于 进一步包括为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电位的第三布线。
12. 根据权利要求7所述的半导体集成电路，其特征在于 进行的是将所述电平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的设计。
13. —种半导体集成电路，在半导体芯片上具有多个分别包括垫的电 路单元，其特征在于 所述电路单元包括由静电放电保护元件和低边晶体管构成的高耐压 驱动器，驱动所述高耐压驱动器的预驱动器，以及所述垫；所述静电放电保护元件和所述4氐边晶体管夹着所述垫相向而:&。
14. 根据权利要求13所述的半导体集成电路，其特征在于 所述静电放电保护元件、所述垫、所述低边晶体管以及所述预驱动器布置在一条直线上。
15. 根据权利要求13所述的半导体集成电路，其特征在于 进一步包括布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述 电路单元构成的第二电路单元列。
16. 根据权利要求15所述的半导体集成电路，其特征在于 进一步包括布置在所述第一电路单元列和所述第二电路单元列各自的两端的高压 电位用第 一 电源垫和基准电位用第二电源垫，布置在所述第一电路单元列和所述第二电路单元列中各自的所迷静电放电保护元件上且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所述第一电路单元列和所述第二电路单元列中各自的所述低边 晶体管上且与所述第二电源垫电连接的基准电位的笫二布线。
17. 根据权利要求16所述的半导体集成电路，其特征在于 进一步包括为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电位的第三布线。
18. 根据权利要求13所述的半导体集成电路，其特征在于进行的是将所述电平位移电路和所述预驱动器收纳在所述低边晶体管 的单元宽度内的设计。
19. 一种半导体集成电路，在半导体芯片上具有多个分别包括垫的电 路单元，其特征在于所述电路单元包括由静电放电保护元件、低边再生二极管以及低边 晶体管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器，以及所 述垫；所述静电放电保护元件和所述低边再生二极管夹着所述垫相向而设。
20. 根据权利要求19所述的半导体集成电路，其特征在于 所述静电放电保护元件、所述垫、所述低边再生二极管、所述低边晶体管以及所述预驱动器布置在一条直线上。
21. 根据权利要求19所述的半导体集成电路，其特征在于 进一步包括布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述 电路单元构成的第二电路单元列。
22. 根据权利要求21所述的半导体集成电路，其特征在于 进一步包括布置在所述第一电路单元列和所述第二电路单元列各自的两端的高压 电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电路单元列和所述第二电路单元列中各自的所述静电 放电保护元件上且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所述第一电路单元列和所述第二电路单元列中各自的所述低边 晶体管上且与所述第二电源垫电连接的基准电位的第二布线。
23. 根据权利要求22所述的半导体集成电路，其特征在于 进一步包括为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电位的第三布线。
24. 根据权利要求19所述的半导体集成电路，其特征在于 进行的是将所述电平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的设计。
全文摘要
本发明公开了一种半导体集成电路。在半导体芯片上具有多个分别包括垫的电路单元。电路单元包括由高边晶体管、电平位移电路、低边晶体管、预驱动器以及垫。高边晶体管和低边晶体管夹着垫相向而设。
文档编号H01L21/822GK101171679SQ20068001546
公开日2008年4月30日 申请日期2006年9月29日 优先权日2006年3月6日
发明者前岛明广, 安藤仁, 松永弘树, 笹田昌彦, 金田甚作 申请人:松下电器产业株式会社