源晶体管配置和控制方法

专利名称：：源晶体管配置和控制方法
技术领域：
：本发明一般地涉及集成电路，更具体地涉及用于抑制泄漏电流的晶体管源配置和控制方法。
背景技术：
：泄漏电流是在制造超深亚微米VLSI(超大规模集成电路)设计中被控制和管理的关键^。例如，对于0.09微米技术，预期泄漏电流包括总的芯片功耗的大约3040%。对于在源晶体管中的泄漏抑制技术产生的一个问题是当芯片从待机(standby)模式改变到活动(active)模式时虚拟功率线(powerline)电平的快速恢复，以便不在芯片操作中引发附加的延迟。在如何按照芯片操作模式正确地控制源晶体管上，也产生其他问题。图1A和图IB分别示出用于MTCMOS和自反向偏置方案的现有源晶体管配置。图2示出图1A-1B的MTCOMS和自反向偏置方案的时序图。自反向偏置方案相对于MTCMOS方案的优点是通过在源晶体管(sourcetransistor)(MNS2)和逻辑晶体管(MPL2)之间形成自反向偏置条件而更好地抑制泄漏电流。例如，可以使用自反向偏置方案将泄漏电流抑制大约三个数量级，而使用MTCMOS方案可以抑制大约一个数量级。对于在图1A的活动模式中所示的MTCMOS方案，SB1和Sl的电平分别是VSS和VDD，虚拟功率(virtualpower)(VVDD1)的电平是VDD，如图2所示。当芯片处于待机模式时，SB1转到VDD,并且MPS1截止。VVDD1的电平由于泄漏电流MPL1的流动而被降低VD1。当所述芯片返回到活动模式时，SB1转到VSS，并且当在SB1的电平低于VDD-VTP(MPS1)后源晶体管被导通时，降低的虚拟功率线电平(VVDD1)被恢复到VDD，其中VTP(MPS1)是晶体管MPS1的门限电压。对于在图1B中所示的自反向偏置方案(其类似于MTCMOS方案)，由于流过逻辑晶体管MPL2的泄漏电流，功率线的电压电平(VVDD2)被降低VD2。当源晶体管MNS2接通时，虚拟功率线的电平恢复到VDD。当信号S2达到VDD-VD2+VTN(MNS2)的电平时，源晶体管导通，其中VTN(MNS2)是源晶体管MNS2的门限电压。即使可以通过使用所述自反向偏置方案更好地抑制泄漏电流，这也延迟了当源晶体管被导通以将功率线电平恢复到VDD时的定时(超过MTCMOS方案如图2所示的tD的量)。注意，在MTCMOS方案中，源晶体管在VDD-VTP(MPS1)的电平导通，而在自反向偏置方案中，源晶体管在VDD-VDD2+VTN(MNS2)的电平导通。作为在导通源晶体管中的该延迟的结果，会需要另外的功率线恢复时间，这导致芯片操作延迟。因此，需要能够实现虚拟功率电平的快速恢复和具有最小的泄漏电流的正确操作的源晶体管配置和控制方法。这些需要和其他需要在本发明中被满足，本发明克服了以前开发的电路配置和方法的缺陷。
发明内容描述了基于源晶体管配置和控制方法降低泄漏和提高集成电路的速度的电路和方法。堆叠式晶体管的配置提供源控制，并且降低在待,式中的泄漏，同时加速在活动模式中的放电。本发明的一个方面是响应于芯片操作模式而控制晶体管泄漏电流。本发明的另一个方面是提供在电路配置和方法中的快速虚拟功率恢复。本发明的另一个方面是提供虚拟功率线电平的快速恢复。本发明的另一个方面是与降低泄漏电流的电路组合地提供自反向偏置技术。在下面的说明书部分中给出本发明的其他方面，其中，详细说明用于充分地公开本发明的优选实施例，而不对其施加限定。通过参照下面的附图可更全面地理解本发明，所述附图仅仅是用于说明的目的图1A是传统的MTCMOS泄漏电流抑制技术的示意图。图1B是传统的自反向偏置泄漏电流抑制技术的示意图。图2是图解在图1A-1B中所示的传统MTCMOS和自反向偏置配置中响应于模式改变的定时延迟的时序图。图3是按照本发明的一个方面的晶体管配置(其被称为配置类型1)的示意图。图4是图3的类型1配置的控制信号和节点电压电平的时序图。图5是按照本发明的一个方面的关于图3的混合IMt模式配置的控制信号和节点电压电平的时序图。图6是按照本发明的一个方面的晶体管配置(其被称为配置类型2)的示意图。图7是按照本发明的一个方面的晶体管配置(其被称为配置类型3)的示意图。图8另:按照本发明的一个方面的关于图6和7的混合^^t模式配置的控制信号和节点电压电平的时序图。图9是按照本发明的一个方面的晶体管配置(其被称为配置类型4)的示意图。图10A-10D是其控制信号示出在表l中的晶体管源配置情况的示意图。图ll是示出按照本发明的一个方面的、用于降低在活动-待M式中的泄漏电流的晶体管的方向布置(directionalplacement)的示意图。图12是示出按照本发明的一个方面的、用于降低在活动和活动-待机模式中的泄漏电流的晶体管的方向布置的示意图。图13是示出按照本发明的一个方面的用于提高在活动模式中的放电率的晶体管的方向布置的示意图。图14是按照本发明的一个方面的依赖于显示快速恢复的定时容限的示意源晶体管配置。图15是按照本发明的一个方面的使用芯片控制信号来控制源晶体管的时序图。图16-17是按照本发明的一个方面的用于避免信号变形的早启动(enable)和晚禁止(disable)控制方案的示意图。图18A-18B是按照本发明的一个方面的用于不同目的的源晶体管布置的示意图。图19A-19B是按照本发明的一个方面的使用预先启动信号的示意图。图20A-20C示出按照本发明的一个方面的存储体交织(bankinterleaving)的示意图。具体实施方式更具体地参见附图，为了说明的目的，本发明被体现在一般地如图3-图20C所示的装置中。应当明白，在不脱离在此公开的基本构思的情况下，所述装置可以在配置和元件的细节上不同，并且所述方法可以在具体步骤和次序上不同。图3示出按照本发明的一个方面的源晶体管电路配置的一个实施例，用于解决功率线电平的緩慢功率线恢复时间的问题。该配置的一个实施例的构成是堆叠式源晶体管，比如晶体管MNS31和MPS31以及晶体管MNS32和MPS32。图4示出针对不同的操作模式所提出的电路的控制信号和节点电压电平。在活动模式中，为了传送全部的VDD和VSS电平而没有任何Vt电压降，栅极信号S31和SB31分别被升压到电平VDD+V1和电平VSS-V2。因为对于PMOS和NMOS晶体管在传送全部VDD和VSS电平中没有电压降，因此信号SB32和S32分别具有电平VSS和VDD。因此，在活动模式中的功率线电压分别由VDD和VSS给定。活动待机模式需要更短的时间来返回到正常的活动模式，而这种操作模式的电流消耗7jc平通常比所谓的深度省电模式的电流消耗水平大得多。在这种模式中，虽然保持了NMOS功率晶体管(MNS31)和PMOS接地晶体管(MPS32)的导通状态，但是其他的功率源晶体管(比如MPS31和MNS32)被截止以阻挡泄漏电流。在这种配置中，由于像在MTCMOS方案中那样流过MPS31的泄漏电流，虚拟功率线电压(VVDD3)被降低V31，并且类似地VVSS3被提高V32。注意，在这种配置中，因为仅仅逻辑晶体管枕良向偏置，因此电压降低和提高的量相对较小。在深度省电模式中，S31和SB31分别转到VSS和VDD，以便截止MNS31和MPS32以分别通过如图4所示的V311和V321将所有的晶体管反向偏置。应当明白，与深度省电模式相关联的供应电压偏移大于在活动-待机模式中的供应电压偏移，因为在深度省电模式中，所有的晶体管收良向偏置，而在待M式中，仅仅逻辑晶体管救良向偏置。图5示出针对混合操作模式电路的控制信号和节点电压电平。参见附图，在周期2中，因为信号组合用于活动-待机模式，因此虚拟功率线分别降低和提高V31和V32。当芯片模式在周期3中从活动-待M式向活动模式改变时，因为晶体管MNS31和MPS32被导通并且晶体管MPS31和MNS32必然被导通，因此当SB32达到电压VDD-VTP(MPS31)时，晶体管MPS31开始导通，并且将较低的电压电平从VDD-V31恢复到VDD。类似地，当信号S32达到电压VTN(MNS32)时(其中VTN(MNS32)是晶体管MNS32的门限电压)，VVSS3被恢复到VSS。当芯片在周期4中iiA深度省电模式时，虚拟功率线电压分别降低和提高过渡电压V311和V321。在周期5中，当芯片从深度省电模式返回到活动模式时，在S31达到电压VDD-V2+VTN(MNS31)时，MNS31开始导通，并且虚拟功率线可以被恢复到VDD。与活动-待,式不同，当芯片操作从深度省电模式改变到活动模式时异类源晶体管(在功率节点的NMOS源晶体管和在接地节点的PMOS源晶体管)被导通比芯片^Mt从活动-待,式向活动模式改变时同类源晶体管(在功率节点的PMOS源晶体管和在接地节点的NMOS源晶体管)被导通要晚。图6示出按照本发明的另一种实现方式的堆叠式源晶体管的另一种配置，用于加速同类源晶体管的激活。图7示出按照本发明的一种实现方式的另一种堆叠式源晶体管配置，用于通过仅仅当在活动模式时激活异类源晶体管(比如晶体管MNS53和MPS52)来提高在活动模式中的电流驱动能力。图8示出在图7中所示的配置的时序图。图9示出使用同类晶体管和不同的控制信号的堆叠式源晶体管配置。这种配置的一个优点是通过将同一类型的晶体管布置在功率线和虚拟功率线之间来容易地布局所述配置。图10A-10D示出^^用不同的源晶体管配置来实现如在下面的部分中所述的初f极。表1示出用于不同类型的源晶体管的虚拟功率线分离和控制方法的示例。图10A和图10B结合图1A、1B和2示出传统的源晶体管配置。在图10A中，针对前两个信号列S和SB。在图10B中，针对前四个信号列S、SB、PA和NA。图IOC和图IOD示出按照如上所述本发明的各个方面的源晶体管配置和控制信号。表1提供了按照这些不同的电路模式的控制信号电平的列表。在图10C中，情况3表示关于类型1、类型2和类型3和图3、6和7所述的本发明的情况3。图IOD示出关于类型4和图9所述的情况4。表1的所有的6列针对情况3和情况4。假定虚拟功率线被划分为三组BUF(緩冲器)、RAS(行地址选通)和CAS(列地址选通)。在图10C中所示的组合源晶体管配置连接到虚拟功率线。在表l的第二列所示的活动模式中，单个NMOS和PMOS功率和接地源晶体管(MNS10C1和MPS10C1)的栅极电压分别是VPPZ和VBBZ，其中，VPPZ和VBBZ分别是比芯片功率和接地电压更高和更低的电压，以便分别向虚拟功率线和接地线完全地传送芯片功率和接地电压。晶体管MPS10C2的栅极控制信号(PA)的电平可以在电平VBBZ或者VSS，并且晶体管MNS10C2的栅极控制信号(NA)的电平可以在电平VPPZ或者VDD。晶体管MPS10C3的栅极控制信号(PB)的电平可以在电平VBBZ或者VSS，并且晶体管MNS10C3的栅极控制信号(NB)的电平可以在VPPZ或者VDD。类似地，在活动省电模式中，连接到BUF组的虚拟功率线的源晶体管的栅极信号S、SB、PA、NA、PB和NB可以分别具有电压电平VSS、VDD、VDD、VSS、VDD和VSS。连接到RAS组的虚拟功率线的源晶体管的栅极信号可以分别具有电压VPPZ、VBBZ、VBBZ(或者VSS)、VPPZ(或者VDD)、VBBZ(或者VSS)和VPPZ(或者VDD)。连接到CAS组的虚拟功率线的源晶体管的栅极信号分别可以具有电压电平VSS、VDD、VDD、VSS、VDD和VSS。应当明白，不同的源晶体管配置和控制方法可以包括独立的或者各种组合的下述各个方面(a-e)。(a)虚拟功率线电压可以被控制来获得用于不同的操作模式的不同电压电平，包括在活动模式中的全VDD电压、在活动-待M式中的特定电压电平(用于提供更快的恢复时间)和在深度省电模式中的另一个电平(用于大幅度地抑制泄漏电流)。(b)可以与虚拟功率线类似地控制虚拟接地线电压。(c)可以在活动模式中导通全部源和逻辑晶体管，在活动-待M式中仅仅导通同类源晶体管，在深度省电模式中截止同类和异类源晶体管两者。(d)可以堆叠和控制不同类型的源晶体管(同类和异类)以获得快速的恢复时间。(e)可以通过升压来控制同类源晶体管，并且可以^使用厚或者薄的氧化物晶体管来制造所述同类源晶体管。可以针对不同的芯片操作模式和应用实现多种不同的源晶体管配置和控制方法，例如，在DRAM操作中，在RAS(行地址选通)电路完成它们的功能后，激活通常控制从存储单元向芯片输出緩冲器的数据传送的CAS(列地址选通)链电路。因此，在RAS和CAS电路的激活中存在一些定时间隔。使用源晶体管的一种技术问J^i当芯片操作模式从待机或者活动-待机模式改变到活动模式时快速恢复诸如在图1A中的VVDD1和VVSS1的虚拟功率线，而不引起任何芯片速度延迟。因此，虚拟功率线的负载容量的减少对于缩短恢复时间是重要的。因此，本发明的一个特征是按照诸如RAS、CAS链、緩冲器、时钟等的操作路径来分离或者划分虚拟功率线。因为緩沖器电M供了用于接收外部数据和将外部信号电平转换为芯片上的信号电平的接口，因此这样的电路应当被分离以向虚拟功率线提供最小的负载容量。也应当明白，可以对具有一条操作路径的存储体划分和分离这些虚拟功率线，因为存储体可以在不同的时间操作，并且虚拟功率线的分离有益于支持高速存储操作。用于DC发生器以便控制虚拟功率线的控制信号的使用是本发明的另一个方面。注意可以在功率线上独立地或者组合地使用不同类型的堆叠的或者组合的源晶体管的布置，或者同类或者异类晶体管将被布置在功率线上以提高在活动模式中的电流驱动能力。可以根据功能使用不同的组来实现在DRAM中的功率线分离的另一个示例。举例而非限制，第一组可以包括包^令和地址緩冲器的电路，第二组可以包括CKE(时钟启动)緩沖器，第三组包括RAS链电路，第四组包括CAS链和Din电路，等等。图11示出本发明的一个方面，其被称为将晶体管的方向布置用来减少在活动-待M式中的泄漏电流，同时改善电路速度。各种组合的晶体管，诸如单晶体管、堆叠式晶体管或者源晶体管的组合(比如低Vt晶体管MNSZ11和MPSZ11)可以用于改善速度。假定输入(INZ1)和内部节点(NZ11)的状态在活动模式中为高。因此，源晶体管MNSZ11和MPSZ11以及逻辑晶体管MPLZ11和MNLZ12导通。注意，在活动模式中导通的晶体管具有低门限电压以改善速度。当芯片在活动模式中并且因为芯片的输入保持相同而没有芯片操作时，认为处于活动-待,式中。经常地，流过截止的晶体管的泄漏电流在活动-待机模式中是一个问题。按照本发明的模式，对于在活动-待机模式中截止的那些晶体管使用较高的门限电压以减少该泄漏电流。在待机模式中，因为源晶体管和逻辑晶体管截止，因此可以将泄漏电流抑制在活动-待M式的泄漏电流之下。因此，可以获得较高的速度，同时通过使用在此所述的逻辑晶体管与源晶体管的方向布置来抑制泄漏电流。图12示出使用晶体管的方向布置的本发明的另一个方面。在该方面，低VtNMOS源晶体管MNSZ21在活动模式和活动-待机模式中导通。当输入时，INZ2低，输出OUTZ2高，并且在活动i2M圣中的低Vt逻辑晶体管的使用能够改善速度。但是，流过截止的逻辑晶体管MNLZ21的泄漏电流是一个问题。因此，对于MNLZ21，使用较高的Vt逻辑晶体管对于抑制泄漏电流是有效的。在本发明中，与逻辑晶体管堆叠并且连接到所述输入或者被另一个信号控制的另一个晶体管MNSZ22的4吏用可以抑制在活动模式和活动-待机模式中的泄漏电流。这样的附加晶体管可以独立地与逻辑晶体管链接、可以被其他的逻辑晶体管共享、或者可以被实现为具有不同的门限电压。这种结构的一个可能的问M随着预先充电速度而产生延迟。在芯片操作模式从活动模式和预先充电模式改变后，输入INZ2变高，并且逻辑晶体管MNLZ21导通。如果晶体管MNSZ22具有较小的电流驱动能力和较高的Vt，则可以延迟所述预先充电速度。图13示出在使用源晶体管的电路结构中的不同类型的晶体管的方向布置的另一个实施例，用于减少放电间隔，因此提高放电速度。在活动模式中，接通源晶体管MNSZ31。应当明白，可以使用不同类型的单个、堆叠或者组合的同类和异类源晶体管来提高放电速度。当输入INZ3为低时，逻辑晶体管MPLZ31导通，并且输出OUTZ3为高。为了抑制泄漏电流，放电晶体管MNLZ31的大小需要较小。在预先充电周期中，要求输出OUTZ3M电到低。但是，因为放电晶体管的电流驱动能力小，因此放电iOL比对所述输出进行充电的速度慢得多。在本发明中，与源晶体管MPSZ31连接的另一个放电路径用于提高放电速度。当未启动所a电路径时，MPSZ31被截止，并且信号PRECHARGE的电平为低，因此，形成MNPZ31和MPSZ31之间的自反向偏置条件，并且大大地抑制泄漏电流。当使用所it^电路径来放电时，在放电路径中的具有大的电流驱动能力的晶体管导通，并且可以改善放电速度。可以根据芯片操作来有效地控制连接到虚拟节点的源晶体管。因为CAS链电路比RAS链电路更晚地被激活，因此可以通过具有RAS链的特定操作已经完成的信息的信号来控制CAS链电路。也可以根据不同的芯片操作模式来控制源晶体管。例如，在待机模式中，可以分别将虚拟功率和接地线电平比当在活动-待,式中时的降低和提高。使用组合源晶体管的另一个示例是在用于DRAM芯片的位线读出放大器内。异类源晶体管(例如连接到NMOS逻辑晶体管的PMOS源晶体管)可以用于DRAM位线读出放大器中以被控制而具有用于不同的操作模式的不同的虚拟接地电平。在自刷新模式中，所述异类接地源晶体管取代同类接地源晶体管导通，以将所述虚拟接地电平提高Vtp，并且其使得DRAM存储单元访问晶体管的栅极-源极电压对于具有数据1的存储单元被Vtp反向偏置，并且抑制流过所述访问晶体管的泄漏电流，因此，可以提高存储单元保持时间。在DRAM位线读出放大器中使用的这样的配置中，同类NMOS源晶体管的栅极可以具有提高的电压电平，以提高电流驱动能力。类似地，NMOS异类和PMOS同类源晶体管可以用于功率源晶体管，并且可以按照芯片操作模式而被不同地控制。在活动模式中，NMOS和(或)PMOS源晶体管可以被导通以提高源晶体管的电流驱动能力。在自刷新模式中，仅仅NMOS异类源晶体管导通，并且虚拟功率线的电平可以被降低Vtn，其中，Vtn是NMOS异类源晶体管的门限电压。通过降低虚拟功率线电平，可以通过降低电压摆动来降低由于位线充电和放电导致的功耗。图14示出根据定时容限(比如唤醒时间)来使用不同的源晶体管配置。对于要求快速恢复的电路(比如緩沖器电路)，可以使用组合源晶体管配置，其包括单个功率源晶体管MNSZ41以及堆叠的功率源晶体管MNSZ42和MPSZ41。但是，对于具有定时容限的电路(比如地址解码电路)，可以使用简单的单个功率源晶体管MNSZ43。可以控制大于芯片操作电压的栅极控制信号来提供多个状态。例如，在图10C中的控制信号S可以被不同的电压源从接地电压VSS提高到功率电压VDD和升高的电压VPPZ。类似地，可以控制小于芯片操作电压的栅极控制信号来提供多个状态。例如，在图10C中的控制信号SB可以被不同的电压源从功率电压VDD降低到接地电压VSS和降低的电压VBBZ。在设计芯片以有效地使用在此所述的源晶体管时，优选的是，在不同的芯片操作模式的设计过程早期，使用不同的设计方法来确定源晶体管大小和类型。本发明的另一个特征是用于通过使用异步命令信号来迅速地导通源晶体管并且不引发任何芯片速度延迟的电路和方法。图15和图20A示出用于控制源晶体管以便不降低芯片速度并且避免由于频繁的源晶体管栅极电容充电和放电而引起的不必要的功耗的时序图和电路实现方式。AAC(异步活动命令)信号用于启动源晶体管。当AAC为高时，节点A和D分别变低和变高。当源晶体管控制信号STDC需要升高的电压^Mt免NMOS功率源晶体管的电压降低Vtn时，节点D的电压被电平转换器提高。因此，可以比在图15中所示的系统时钟CLK更早地启动源晶体管。要求在AAC变高后通过利用信号延迟Dl保持被启动的源控制信号，直到接收到与时钟iCLK内部同步的另一个信号以确定其有效性。在具有多个存储体组织的存储器中，需要精确地控制源晶体管以不引起任何速度延迟，并且消除由于源晶体管栅极电容的频繁充电和放电而引起的任何不必要的功耗。LDi和LDj(晚确定)信号用于确定是否激活了存储体。当至少一个存储体被激活时，所述信号的任何一个变高，并且节点C变低，源晶体管控制信号STDC被启动。图20B示出在图20A中的晚确定电路LDi和LDj的实现方式。该输出Out被与时钟SAC(同步的活动命令)同步的活动信号启动。当SAC高时，Out变高。因此，在图20A中的节点C变低。当SAC变低时，节点A变高。当信号iras一dly(其是用于告知完成了RAS链操作的延迟信号)变低时，节点B变高，并且节点C变低以将Out复位到低。图20C示出了在图20B中的D-F/F的实现方式。当同步信号(在图20B中的SAC和在图20C中的elk)变低时，信号TG1截止，并且信号TG2导通。当信号rst变低时，节点A变高，并且输出Q变低，节点B变低，以将节点A保持为高。因此，可以在电^作开始将虚拟功率线电平恢复到VDD或者VSS之前更早地启动源晶体管，其中，可以消除由于频繁的启动和禁止源晶体管控制信号而导致的不必要的功耗。诸如DC发生器的特殊电路的有效控制对于存储器芯片设计是重要的。通过早先到达的信号在实际操作之前更早地启动用于其他部分的DC发生器。例如，当激活行控制信号时激活用于CAS链的DC发生器，并且通过CAS控制信号来激活在随后的周期中使用的用于RAS链控制的DC发生器。图16和图17示出早先启动和禁止控制方案，其中，使用具有附加的控制路径的方向晶体管配置来避免信号变形。当SignalO为低并且MNP2截止时，节点B为高，并且MNP1导通，并且输出STD为高。当SignalO变高时，立即启动MNP2,并且在导通NMOS晶体管INV3之前将输出STD放电到低。结果，通过使用NMOS晶体管INV2和具有比PMOS晶体管INV2的电流驱动能力强的PMOS晶体管INV3和NMOS晶体管INV3，可以改善启动速度，并且通过4吏用由MNP1和MNP2构成的附加的放电路径，也可以改善禁止速度。图18A和图18B示出使用相同的控制信号用于独立的源晶体管控制信号发生器STDA、STDB和STDC、或者使用用于源晶体管控制的相同的源晶体管控制信号发生器和驱动器的源晶体管控制方案的布置。图19A和图19B示出用于抑制DRAM芯片中的IO线的泄漏电流以将发生器VBL的电压减半的电路。在没有装置MP4的情况下，存在到DC发生器VBL的电流路径，电流泄漏流过MP2和MN2或者MP3和MN3。通过布置开关装置MP4(其在比如深度省电模式的操作模式期间被截止)，形成在NMOS晶体管MN2和MN3和MP4之间的自反向偏置条件，并且可以大大地抑制泄漏电流。因为存在多个这样的装置(比如在DRAM中的IO预先充电电路)，因此从上^径流出的泄漏电流很大。通过形成自反向偏置条件，可以抑制在整个DRAM芯片中的泄漏电流。所述开关装置可以在每条位线被布置，或者被多条位线共享，或者在每个块被布置，等等。在图19B中示出了用于减少DRAMIO预先充电电路中的泄漏电流的电路的另一个实现方式。可以根据如上所述的教导来实现多种电路配置和方法。下面以汇总的形式提供了关于阵列和外围功率电平的调整、虚拟功率线的分离和源晶体管控制方法的信息。1.响应于模式的功率调整用于不同的操作模式的阵列和外围功率电平的调整。例如，当芯片进入自刷新模式时，相对于通常的操作模式，外围电路的功率降低，并且阵列的功率提高。可以针对不同的操作模式调整DC发生器的输出电压电平。2.虚拟功率线的分离可以以多种方式来分离虚拟功率线，可以独立地实现并且/或者在一些情况下组合地实现。U)按照操作路径(RAS链、CAS链、緩冲器、时钟)来划分或者分离功率线。(b)在操作5M圣内划分或者分离存储体的功率线。(c)独立地或者组合地使用控制信号DC发生器，以控制被划分或者分离的虚拟功率线。(d)对于大驱动器电路，存在DC发生器，或者分离功率线。(e)在功率线上独立地或者组合地布置堆叠和/或组合的源晶体管。(f)活动模式中，在功率线上布置异类或者同类的晶体管，以提高电流驱动能力。(g)晶体管的方向布置。由图ll、图12和图13例示。(h)使用RAS活动信息的列路径源晶体管的控制。(i)用于每个电流模式的源晶体管的独立控制。3.源晶体管控制方法U)针对在分离的或者合并的功率线结构中由CKE限定的每个功能的源晶体管的控制。(b)针对在分离的或者合并的功率线结构中由RAS限定的每个功能的源晶体管的控制。(c)针对在分离的或者合并的功率线结构中由CAS限定的每个功能的源晶体管的控制。(d)功率线分离如下i.命令+地址緩冲器ii.CKE緩沖器iii.RAS链iv.CAS链+din(e)按照诸如唤醒时间(图14)的信号定时容限的不同源晶体管配置和相关控制方法。(f)具有多个状态的源晶体管控制方法，示例根据操作模式和定时容限，Vss+vdd+vppz(升高的电压)。(g)设计方法-首先通过IMt模式来确定源晶体管大小并设计具有不同的vts的晶体管的逻辑电路(首先将源晶体管定大小，然后将逻辑晶体管定大小)。(h)电路设计风格的一个示例，包括具有保持器(keeper)和放电路径的源晶体管和动态逻辑。保持器的晶体管大小和放电路径可以不同。在图15中示出了功率源控制方法，以及相关的逻辑实现。(i)在存储体交织中，示出了一种方法，用于防止其中需要切换(toggle)诸如STDC的控制信号但没有激活DC发生器的情况，如图20A-20C中所示。(j)晚确定，如下i.在RAS命令关闭后延迟一段时间关闭源晶体管；ii.一种用于避免在频繁的操作期间由于频繁重复的源晶体管控制而导致的不必要的和过量的功耗的方法；以及iii.一种用于避免针对连续的行命令所不必要的频繁源晶体管控制的方法。(k)早先使能和晚禁止控制方案具有附加控制路径的方向晶体管配置用于避免信号变形，由图16和图17例示。(l)由更早来的信号在实际操作之前更早地启动用于其他部分的DC发生器。一个示例是用于CAS链的DC发生器在激活行控制信号时被激活，而用于随后的周期中所使用的RAS链控制的DC发生器则由CAS控制信号激活。(m)针对由不同的信号组合限定的操作模式和控制路径，在虚拟功率线上的伪电容的布置。(n)用于当前规范的源晶体管的布置。(o)位线读出放大器结构和控制方法，如下i.按照当前规范在待机和自刷新模式中智能地使用与位线读出放大器连接的异类源晶体管；ii.LAPG发生器提供升高的电压，即VPPZ/VBBZ;以及m.深度省电。(p)NMOS子字线驱动器方案(q)在行解码器中的同类源晶体管的使用。(r)用于产生用于位线读出放大器的升高的电压的DC发生器的独立控制。(s)在具有可选地(alternatively)连接的同类和/或异类源晶体管的电路结构中的初始信号的使用。(t)用于防止由于分离的功率线而导致的异常电流路径的设计流程和方法以及DA工具。(u)用于不同目的的源晶体管控制信号驱动器的布置，比如用以支持操作模式和当前规范，由图18例示。(v)电平转换器。)pxid泄漏电流管理。(x)用于通站输"输出(IO)预先充电中形成zlogic糾(自反向偏置条件)来防止泄漏电流的方案，如图19中的例示。(y)vppz/vbbz泵的位置，诸如i.靠近功率线来提供预先充电电平；ii.小泵的分布布置。4.布局U)在功率和路由信号总线下布置源晶体管。(b)使用活动区域的源晶体管控制信号的路由和在剩余区域中源晶体管的布置。(c)在功率网格区域中的源晶体管的布置。(d)上述要素a、b、c的组合。虽然上述的说明包舍〖午多细节，但是不应理解为限制本发明的范围，而仅仅是提供本发明的一些当前优选实施例的说明。因此，可以明白，本发明的范围完全涵盖可能对于本领域的4支术人员变得显然的其他实施例，并且本发明的范围由此由所附的权利要求限定，其中，对于单数要素的引用不意欲表示"一个并且仅仅一个"(除非另外明确说明)，而是"一个或多个"。本领域的技术人员已知的上述优选实施例的要素的所有结构和功能等同物通过引用而明确地包含于此，并且意欲由所附权利要求涵盖。而且，装置或者方法不必处理要由本发明解决的每一个问题，因其被权利要求所涵盖。而且，在本公开中的要素、部件或者方法步骤没有意欲奉献于公众，而与是否所述要素、部件或者方法步骤在权利要求中被明确地描述无关。表l<table>tableseeoriginaldocumentpage21</column></row><table>权利要求1.一种用于控制在多个功率模式上进行操作的集成电路内的功率的装置，包括数字逻辑电路的至少一个晶体管；至少一个虚拟供应连接，用于向所述数字逻辑电路的所述晶体管提供VSS或者VDD；至少一个源晶体管，其被耦接在VSS或者VDD和所述虚拟供应连接之间；以及用于响应于选择条件而调制所述源晶体管的栅极的部件。2.按照权利要求l的装置，其中，响应于所述集成电路的不同操作模式，所述虚拟供应连接被设置为选择的电压电平。3.按照权利要求l的装置，其中，在VSS或者VDD与用于VSS或者VDD的所述虚拟供应连接之间的电压差在响应于活动-待机漠式时比响应于深度省电模式时小。4.按照权利要求l的装置，其中，通过所述源晶体管的配置来建立所述虚拟供应连接的电压电平。5.按照权利要求l的装置，其中，通过调制所述源晶体管的栅极电压来建立所述虚拟供应连接的电压电平。6.按照权利要求l的装置，其中，在自刷新模式期间的所述虚拟供应连接的电压电平与在其他模式期间的所述虚拟供应连接的电压电平不同。7.按照权利要求6的装置，其中，如果所述虚拟供应连接从VDD供电，则所述电压电平小于VDD,如果所述虚拟供应连接从VSS供电，则所述电压电平大于VSS。8.按照权利要求7的装置，其中，所述VSS包括用于位线读出放大器的VSS信号。9.按照权利要求l的装置，其中，所述虚拟供应连接被分离为至少两个虚拟供应连接，并且所述虚拟供应连接每一个包括至少一个源晶体管，其耦接在VSS或者VDD和所述虚拟供应连接之间。10.按照权利要求9的装置，其中，独立地控制所述虚拟供应连接的至少一个的电压电平。11.按照权利要求9的装置，其中，通过功能、存储体、操作模式、晶体管大小、DC发生器配置或者DC发生器操作来分离所述虚拟供应连接。12.按照权利要求9的装置，其中，通过功能、存储体、操作模式、晶体管大小、DC发生器配置或者DC发生器^Mt来控制所述源晶体管。13.按照权利要求9的装置，其中，所述虚拟供应连接被分离为多个虚拟供应连接，包括用于地址緩冲器、CAS、RAS或者CKE功能块的虚拟供应连接。14.按照权利要求13的装置，其中，用于所述CAS功能块的所述虚拟供应连接的源晶体管的控制信号从所述RAS功能块接收输入。15.按照权利要求13的装置，其中，根据定时来进一步分离用于至少一个所述功能块的虚拟供应连接。16.按照权利要求15的装置，其中，将用于所述CAS功能块的所述虚拟供应连接分离为用于緩冲器和解码器、输入/输出路径和数据输出的路径块。17.按照权利要求l的装置，其中，至少两个源晶体管串^合在所述VSS或者VDD和所述虚拟供应连接之间。18.按照权利要求17的装置，其中，独立地控制所述两个源晶体管的至少一个。19.按照权利要求17的装置，其中，与所述至少两个源晶体管并联地在所述VSS或者VDD和所述虚拟供应连接之间耦接至少一个源晶体管。20.按照权利要求19的装置，其中，用于所述至少一个源晶体管的控制电压摆动对于异类源晶体管大于同类源晶体管。21.按照权利要求19的装置，其中，在所述至少一个源晶体管中的一个或多个晶体管被配置超过VSS或者VDD供应电压的控制电压摆动。22.按照权利要求17的装置，其中，在所述至少两个源晶体管中的一个或多个晶体管是同类的，所述同类晶体管与所述逻辑电路的所述至少一个晶体管是相同的类型；以及其中，在所述至少两个源晶体管中的一个或多个晶体管是异类的，所述异类晶体管与所述逻辑电路的所述至少一个晶体管是不同的类型。23.按照权利要求17的装置，其中，所述至少两个源晶体管中的一个是与VSS或者VDD耦接的异类源晶体管。24.按照权利要求23的装置，其中，用于所述异类源晶体管的控制信号的电压摆动大于用于所述同类源晶体管的控制信号的电压摆动。25.按照权利要求17的装置，其中，所述至少两个源晶体管中的一个或多个晶体管被配置大于供应电压的控制电压摆动。26.按照权利要求l的装置，其中，当所述逻辑电路准备好执行命令时，比对应于所述命令的系统时钟信号更早地接收到用于所述源晶体管的启动信号，其后，比所述系统时钟信号更晚地接收到用于所述源晶体管的禁止信号。27.按照权利要求26的装置，其中，从与所述命令相关联的异步信号产生所述启动信号。28.按照权利要求26的装置，其中，4被配置用于执行所述命令的电路内的内部延迟信号产生所述禁止信号。29.按照权利要求26的装置，其中，当激活至少一个存储体时，启动所述源晶体管，以及当去激活所有的存储体时，禁止所述源晶体管。30.—种用于控制在多个功率模式上进行操作的集成电路内的源晶体管的装置，包括数字逻辑电路的至少一个晶体管；第一虚拟供应连接，用于向所述逻辑电路的所述晶体管提供VSS;第二虚拟供应连接，用于向所述逻辑电路的所述晶体管提供VDD;至少第一和第二晶体管，其以堆叠布置并^ML耦接在VSS和所述第一虚拟供应连接之间；至少第三和第四晶体管，其以堆叠布置并被耦接在VDD和所述第二虚拟供应连接之间；以及用于响应于在活动模式和至少一个省电模式之间改变的所述电路而调制所述第一、第二、第三和第四晶体管的栅极的部件；其中，按照不同的操作路径来分离所述第一和第二虚拟供应连接；以及其中，所述至少一个省电模式包括活动-待机模式、或者深度省电模式、或者活动-待^式和深度省电模式两者。31.—种用于控制具有多个功率模式的集成电路中的源晶体管的方法，包括形成到所述电路的第一和第二虚拟供应连接；在VSS和所述第一虚拟供应连接之间堆叠第一多个晶体管；在VDD和所述第二虚拟供应连接之间堆叠第二多个晶体管；以及响应于所述电路的功率模式而调制所述第一和第二多个晶体管的栅极。全文摘要本发明描述了用于减小集成电路内的泄漏和延迟的源晶体管配置。虚拟功率和接地节点被使用堆叠式晶体管配置来支持，所述堆叠式晶体管配置比如为在第一虚拟供应连接和VSS之间以及在第二虚拟供应连接和VDD之间的双晶体管堆叠。响应于所述电路的功率操作模式(例如活动模式、活动-待机模式和深度省电模式)使用不同的电压电平来调制这些堆叠式晶体管的栅极驱动。用于驱动这些源堆叠的部件被描述。在一个实施例中，独立的虚拟节点被适配用于不同类型的电路，比如缓冲器、行地址选通和列地址选通。也描述了其他技术，比如晶体管的方向布置。文档编号H01L29/00GK101228633SQ200680024364公开日2008年7月23日申请日期2006年7月6日优先权日2005年7月8日发明者孙成柱,孙正德,尹五相,崔明昌,柳在勋,柳承文,金永泰,韩尚均申请人:兹莫斯技术有限公司