专利名称：采用偏置和端接的pnp晶体管链的静电放电保护电路的制作方法
技术领域：
本发明涉及静电放电的保护电路领域。本发明特别是涉及用于在CMOS集成电路的电源总线之间提供保护的静电放电器件。
背景技术：
人们早已知道，由于静电荷的积累在集成电路(IC)附近会产生极高的电压(例如10,000伏或更高)。静电放电(ESD)是指这样一种现象，即在集成电路的封装节点处由于人体或IC夹持工具等物体的靠近在IC封装上积累的静电荷产生的大电流和短时间的放电。静电放电对于半导体器件来说是一个严重的问题，因为其电压可以禁止或是毁坏整个集成电路。由于ESD现象经常发生在连接到封装节点的硅电路上，电路设计者一直致力于为这些敏感的电路研制一种充分的保护机构。理想的ESD保护器件应该能以一种无损的方式保护IC免受短时间大电流的通过造成的任何可能的静电放电的损害。
在设计ESD电路时遇到的一个困难是其必须要满足的性能要求。例如用于测量ESD耐久性的一个主要的工业标准--MIL-STD-883C方法3015.7Notice 8(1989)以及由EOS/ESD协会制订的相应的标准NO.5.1(1993)--，该标准要求用ESD“单击(Zapping)”大量的管脚和电源的组合。过去，ESD保护电路很难在维持充分的抗扰度的同时满足这些严格的军用标准性能要求。
由于电源干扰的反复作用，集成电路受到这些人体形式(HBM)的ESD测试的压力，这样会在Vcc线上形成各种击穿点。为了在ESD作用期间消除出现在Vcc总线上的压力，需要一种可靠的电源箝位器件。
如下所述，本发明提供了一种ESD保护电路，它可以通过使用多个电源在满足抗扰度容限和产品兼容性的同时超过工业性能的标准。
在1993年10月15日提交的08/138,472号共同未决申请涉及一种保护集成电路(IC)防止静电放电(ESD)的器件。在这一共同未决申请中所述的器件的基本结构可以满足各种不同的电路保护要求。例如，在一个实施例中，所述的器件可以被用于仅为输入缓冲器提供防止ESD事故的保护。在另一实施例中可以保护集成电路的一个输出缓冲器，而在又一实施例中，ESD保护电路可以被用来保护集成电路的一个终端，该集成电路可以接收外部信号并且向外部提供信号。
在各个例子中，上述共同未决申请中所述的器件包括一个关键的特征，即最好把一个自触发的可控硅整流器(SCR)连接在集成电路的内部供电电压两端。如果SCR的阳极连接到第一供电电压，而其阴极连接到第二内部供电电压，SCR的电流-电压特性就会出现一种急反现象，它在ESD期间在预定的电压处被触发。随着大电压在芯片电容两端的形成，预定电压的SCR在一个足够低的电压处被触发，以便保护IC的内部节点，防止破坏性的反向击穿。SCR在其触发点上在第一和第二电源电压之间提供一个低电阻通路。
在一个实施例中，SCR包括一种pnpn半导体结构，它包括设置在p-基片中的一个n-井。第一n+区和p-型区都被设在n-井中。n+区和p-型区是分开的并且通过电连接形成SCR的阳极。还包括一个第二n+区。然而，在把SCR用于电源箝位时，由于几方面的原因会出现触发的困难。首先，SCR有一个最小触发电压，它处于电源总线上的n+节点击穿电压附近，这意味着经常会与电源总线上的其他电路均分ESD电流。再有，每个SCR箝位在低电压状态下都有一个最小触发电流。这样，在较高的触发电压附近，由于SCR未能达到低电压状态，电源总线会被“挂起来”，导致与整个电源总线的电流均分。
除了用SCR作为电源箝位来提供ESD保护之外，在过去几年中，在例如Intel公司制造的80486SL(增强型)微处理器等产品中，特别是在电源两端普遍把二极管串作为常规ESD保护的一部分。
二极管串在ESD事故期间可以有效地把外部电源耦合到其对应的核心电源，而在正常操作期间提供充分的电压隔离，以防止不应有的耦合。当它们起到“电荷耦合器”的作用时，它们具有增强的充电器件模型(CDM)性能。更明显的是它们有助于使产品具备多个电气隔离的电源，以便通过多管脚组合测试的HBM ESD测试，这是最普通的工业标准测试。与此相反，由于某种原因没有使用二极管串的大部分具备多个电气隔离电源的产品都很难通过HBM管脚组合测试。在这些情况下，故障经常是难以捉摸的，看起来好象是由于外部电源总线的“磨损”而随机发生的。这样看来，就需要更好的电源箝位以及把电荷引向“安全”放电通路的更好的耦合。下文中说明了二极管串是如何实现这一目的以及如何用于扩展和改善ESD保护的。
二极管串的一个典型实例是
图1a所示的Vsso(即一个有干扰的输出电源)对核心或基片的Vss的双箝位。单个的二极管当然是装在p-基片上的n+结，而四个叠加的则是一个二极管串单元。图1b中还示出了设在Vcco与核心Vcc之间的一个典型的二极管串。值得注意的是，Vsso-Vss结构是双向的(因为存在寄生二极管)，而Vcco-Vcc耦合是单向的。
二极管串的布局从一个子单元开始，类似于图2中用顶视图所示的二极管。基本的p-n结是由间隔紧凑的最小宽度的p-扩散和浮动n-井的n+抽头(tap)构成的。这些单元的并联组合构成了具有所需面积的二极管，该面积是在考虑到对着金属连接的n+抽头指(finger)的金属连接的p+抽头指的整个长度的条件下测量的。按照这种方式，电流密度是按照每微米的电流来测量的。接着把二极管串联连接，如图3的截面图所示。每个n-井被渐减并且装入下一个二极管的p+结。用这种方式可以把任何数量的p-n结串在一起(尽管如下文所述有一个由大变小的转折点)；为了便于说明，例举了一种通常选择的四级结构。
在图3中，浮动井与基片还构成了一个不可避免的整流结，其结果使“二极管串”实际上构成了一个达林顿耦合的PNP晶体管电路，如图4所示。这样就会在二极管串工作时出现影响垂直电流增益(β)的问题，这是值得注意的。事实上，垂直电流增益可以被用来制定一种能提高效率和通用性的方案。但是首先要确定p-n二极管的公式和温度关系。
为了给理解本发明提供进一步的必要知识，以下要说明二极管的温度关系和电流对电压的关系特性。
a.温度关系从p-n结的I-V关系开始I＝Is(exp(qV/nkT)－1)，其中的Is＝Io exp(-Eq(T)/kT)， (公式1)其中的n是二极管的理想因数(大约为1)，Eq(T)是带隙，T是绝对温度，k是Boltzmann常数，而q是电子荷。如果V＞3kT/q，在典型的产品温度范围内大约为100mV，-1项就可以省略。Io中的任何温度关系都会被以下的指数因数的温度关系所超过。因此，公式1可以写成1 n(1/Io)＝(qV－nEg(T))/nkT，(公式2)并且假设对于恒定的电流I来说这一数值几乎与温度无关。在所考虑的典型的产品温度范围(-55C到125C)内，根据Y.P.Tsividis在IEEEJ.Solid State Circuits，SC-15，1076-1084(1980)中发表的《应用于带隙参考源的Ic-Vbe特性中温度效应的精确分析》，测得的硅带隙是Eg(T)＝Ego－bT，其中的Ego＝1.206eV，b＝2.7325×10-4eV/K。
只有在室温以下才省略很小的第二级温度校正，因此，Ego就是外推的0k带隙，并且在此后用伏特来表示。值得注意的是，如果对公式2进行扩展，线性系数b对右边的温度关系没有影响，因此，另一种与温度无关的数值是(qV－nEgo)/nkT这表明如果在绝对温度T0处的二极管正向电压Vf是已知的，在另一温度T1时，很容易计算出同一正向电流下的电压Vf(T1)＝nEgo＋(T1/T0)(Vf(T0)－nEgo)(公式3)因此，Vf的温度系数会是负值；典型的T0是室温，而在正向电流为1-10μA时的Vf大约为0.55-0.6V，Vf的给定温度系数大约是-2.2mV/K。
b.电流-电压关系可以通过二极管I-V关系的半对数曲线测量二极管的理想因数，最普遍的方法是使用HP4145半导体参数分析仪。在室温和低电流的条件下，理想的二极管(n＝1)普遍具有60mV/10的斜率(0.060V≈300k ln(10)/q)。
在确定了单个二极管的理想因数之后，就可以考虑二极管串的半对数I-V斜率。对于m个串联的二极管来说，可以看出低电流I-V斜率是每十进刻度m mnkT ln(10)/q伏特，或是在室温下对于理想的二极管为m×60mV/10。即使是在有限的PNP电流增益β之下，只要是β与电流无关，仍可以保持这一结果。如下所述，双极性电流增益仅是根据β本身来放大在给定电压下通过的电流。
模拟晶体管作用的效果，也就是模拟电流增益和模拟泄漏状态和ESD状态，可以为正确地理解本发明提供进一步的有用的知识。
电流增益和泄漏状态下的模拟为了分析PNP双极性电流增益β在二极管串性能上的作用，在图5中示出了一个单级的达林顿耦合串，它的发射极、基极和集电极电流具有普通的关系由于流入下一个二极管级的发射极的电流有所减少，2级的正向电压将随着β而减少
1n(I1/Is)＝qV1/nkT；1n(I2/Is)＝qV2/nkT＝1n(I1/(β＋1)Is))＝1n(I1/Is)－1n(β＋1)，因此V2＝V1－(nkT/q)1n(β＋1)，或是V2＝V2－1n(10)(nkT/q)log(β＋1) (公式4)若Vo＝1n(10)(nkT/q)，在室温T下对于一个理想二极管就是60mV。把公式4用于多级，从而给出各级的附加Vo*log(β＋1)的损失，就得出m个相同二极管的串在电流为I1时的总电压 其中的V1是在发射极电流为I1时一个二极管的基极-发射极电压(集电极和基极短路)。显然，这种方式取决于常数β并且不影响串联电阻，在低泄露电流的范围内通常是这种情况。温度对二极管串效率的影响如图6所示是很明显的，该图用公式5绘出了两种温度的曲线。
如果给定了象理想因数和参考温度(例如室温)下对应给定电流的正向电压等等基本的二极管数据，就可以用公式5计算出一定温度下的V1。公式5和构成公式5的和数显示出适当的β可以使顺序的各个二极管级的附加电压减小，其结果是末级的发射极电流越来越小，从而使该级的电压降越来越小。当电压很低使得公式1中的-1项再次起到实质的作用并且使每个附加级的电压变为零时，这种关系就不存在了。实际上决不会从Vt中去掉一个附加的二极管。
电流增益ESD状态下的模拟当一个ESD脉冲通过二极管/晶体管时，电流密度比上述的泄露状态时要高出数十倍。此时不只是微安级的泄露，而是在初级二极管的p+指的长度上的每微米具有毫安级的电流。在这种状态下，二极管的电阻作用就变得重要了，并且电流增益会减小。
在图7中表示了相对于电流密度绘制的β的预期函数关系。如果相对于log Je绘制log β的曲线，仍可以得到线性倾斜斜率的发射极电流密度。这样还可以使模拟得到简化。在所有双极性晶体管中都希望集电极电流密度具有倾斜的β(参见W.M.Webster发表在S.M.Sze，《半导体器件物理》第二版(Wiley，1981)，pp.142-143上的《论具有发射电流的节-晶体管电流放大比的变化》，Proc.IRE 42，914(1954)。其结果是在低电流下具有高的β，由于泄漏电流的原因这是不希望的，并且在高电流时的β较低，此时的β使ESD电流通过基片。尽管如此，如果巧妙地使用设计方案，在有效的区域内就可以设计出高效的保护器件。
发明概述本发明是对1993年10月15日提交的08/138,472号共同未决申请中所述的ESD保护的一种改进。
众所周知，静电放电(ESD)会对集成电路造成不可挽回的损害。集成电路在设计时采用相对较低的电源电压，通常为2.5-5V。当高电压被加到集成电路的输入或输出缓冲器上时，就会发生损害，这种情况有时只是由于人体接触到封装管脚而造成的，这些管脚与集成电路的输入或输出缓冲器具有电连接。
尽管随着新式集成电路的工艺和应用出现了各种提供ESD保护的电路，仍然需要不断地采用新的测试手段来提供ESD保护，因为使用对人体方式(HBM)的很高的ESD测试电压已经合格的各个标准单元不能提供足够的保护，这样就会使集成电路出现故障。针对这种故障的惯用方案是在SQFP封装中把Vcc电源总线分开，但是这样会在许多所需的管脚组合测试之后出现Vcc泄漏故障。有时候可以通过分别测试来避免这种故障，也就是按照最新的工业测试标准在大量元件上设置许多所需的“单击”，但是这样做的效果是有限的。
我们所需要的是把用于ESD单元的标准单元方法的“积木性”还原。当一组标准的输入和输出器件在一个测试芯片上工作正常时，如果将它们用在各种产品中，就必须保证具有相同的结果。根据故障分析的结果以及在所有的电源被人为地短接到一起时会使ESD问题几乎全部消失的事实，产品的ESD性能是不均匀的，因为从一个电源到另一个电源的ESD电流通路不同(参见图8)，这样会使电流通路减少到几乎等于标准单元组件本身的数量。由此可以看出用一组适当的电源箝位组件可以处理这部分电流通路，并且可以被用来使产品在ESD测试中按照要求工作。在图8中表示了电源耦合是怎样促进ESD电流通过指定的电流通路的。
在使用电流箝位时，输入保护器件很难起动，并且不能按照保护IC的需要吸收所有的ESD电流。出现在目前使用的二极管串中的双极性作用对电源箝位非常有用。目前是使用这些二极管串把一个电源总线接通到另一条总线，并且仅能在两个电源足够紧密地跟随，从而使横向连接无害时才能使用。本发明把在这种双极性作用的原理下工作的电源箝位的用途扩展到使两个电源“独立”的程度，并且把某些电源总线箝位在基片的电压。
本发明利用了一个偏置网络作为关键元件，它被用于增强二极管串，从而向图14所示的二极管或是图19所示的能提供PNP达林顿增益部分的悬臂二极管以及图20A-20C所示的终端分配很小但是很明显的正向电流。在图14的实施例中，新式的基本元件是用于ESD保护的多级达林顿晶体管，而不是用于放大双极性IC中的信号。在图19的实施例中，终端是新式器件的基本元件，并且使保护器件”独立”终端在有限的时间(取决于P-栅极正偏的RC时间常数)内向增益部分提供末级的基极电流，从而使ESD电荷可以无害地通过PNP电路短路，但是从长远来看能确保不会从稳压电源吸收电流。这一整体的构造可以吸收噪声尖峰和ESD脉冲。按照标准化测试的要求，终端还可以在ESD脉冲之间使其电容器放电。
本发明对IC电源的箝位非常有用，并且在严格的ESD测试期间减少经常出现在IC电源上的损害。由于管脚的数量和多个电源线，当前的器件要在工业标准的人体方式(HBM)ESD中承受数百甚至数千倍的电压。目前已经有迹象表明用本发明的PNP电路器件基本上可以在产品的ESD测试中一次通过，这样就有可能仅用少数的元件抽样进行HBM测试。这样做可以在很大程度上简化ESD的鉴定过程。
附图的简要说明通过以下结合附图的详细描述可以更加充分地理解本发明。但是附图不应该被理解为是把本发明限制在图示的特定实施例，而仅是为了说明和便于理解。例如，在图中所示的相对的层厚度不能被理解为代表实际的厚度。
图1A和1B是设在基本电源与核心电源之间的典型二极管串的示意图。
图2是二极管子单元布局的示意性顶视图。
图3是P-基片CMOS中的4级二极管串的截面图。
图4是图3中的一个四级二极管串，看起来是一个PNP晶体管的电路。
图5表示在单级二极管构成的双极性晶体管中的电流增益效果。
图6表示了在β＝6时二极管串导通电压的曲线。
图7是一个曲线图，表示了对于一个典型的二极管串PNP晶体管的电流增益对集电极电流密度的对数曲线。
图8表示在相对于Vss发生正静电放电期间通过本发明电路的最佳的ESD电流通路。
图9表示一个MIL-STD883C，Method 3015.7，Notice8静电放电测试电路。
图10(a)是具有偏置二极管串和悬臂二极管串的本发明的静电放电保护电路的电路示意图。
图10(b)是本发明总的静电放电保护电路的电路示意图。
图11是在本发明一个实施例中使用的类似于图3的一个二极管电源箝位的截面图。
图12是本发明另一实施例的电路示意图，它仅为输入管脚提供ESD保护。
图13表示在相对于外部Vss发生负静电放电期间通过本发明电路的电流通路。
图14是按照最高温度设计的一个用于6-二极管混合电源箝位串的偏置网络，在这一温度下流动的泄漏电流是ΔV/R＝2.5/R，此时采用最小的总电阻。
图15是一个用于8-二极管混合电源箝位串的偏置网络，其设计指标与图14中的网络相同。
图16表示对图14所示的3.0-5.5V 6-级复合二极管串测得的泄漏。所选择的数值允许低泄漏达到100C。
图17是在用于6-二极管混合电源箝位串的p-沟道FET中采用的偏置网络。
图18表示用于复合二极管串的另一种p-沟道栅极的布局，其目的在于限制由于p-栅极关断造成的放大的n-井泄漏。
图19表示了本发明采用的关键元件，用于说明提供PNP达林顿增益部分的悬臂二极管。
图20(a)-20(e)表示各种终端，它们可以和本发明所用的悬臂二极管串一起使用。
图21表示一个二-级RC延时电路。
图22表示具有电阻性偏置网络和图20(c)所示的终端电路的一个六极悬臂二极管串。
图23(a)-23(d)表示无效的悬臂二极管终端电路。
图24表示一个PNP单元布局，它使得顶侧的电流积聚被放大β倍。
图25表示为了提高垂直的β而把p-井安放在n-井内侧。
发明的详细描述这里说明了一种用于CMOS，特别是n-井，p-基片CMOS的健全的静电放电(ESD)保护电路。为了便于充分地理解本发明，在下文中说明了很多具体的细节，例如电路结构、导电类型、电流、电压等等。然而，显而易见，对于本领域中的技术人员来说，即使不说明这些细节仍可以实现本发明。在另一些例子中，为了避免不必要地妨碍对本发明的说明，没有在具体的细节中说明公知的电路元件和结构。
图9表示用来满足MIL-STD883C，Method 3015.7，Notice8的人体方式(HBM)脉冲测试。按照这种测试方法，器件12通过由电阻R1、R2、开关S1和电容C1构成的网络被连接到一个可调的高压电源11。用电容C1产生放电脉冲或是“冲击”，电容C1的容量为100皮法；通过电阻R1充电到数千伏特。电阻R1的值在1至10MΩ之间。
在执行测试时，电容C1首先通过电阻R1适当地充电；然后切换继电器S1，通过电阻R2把电容C1连接到器件12。电容C1上的电压通过电阻R2(1.5kΩ)向被测的管脚放电。MIL-STD要求针对所有可能的放电方式在正向和反向各发出三次冲击。可能的放电方式如下1.所有管脚相对于各个接地的独立电源。
2.各自具有接地独立电源的所有电源管脚彼此之间。
3.所有信号管脚相对于接地的所有其他信号管脚。
现在参见图10(a)，图中表示了本发明用于偏置二极管串(BDS)和悬臂二极管串(CDS)双方的ESD保护电路的电路示意图。在大多数场合下，图10(a)的电路被用于为输入/输出(I/O)缓冲器提供ESD保护，并且采用独立的Vcc和Vss电源。独立的电源用Vcc1和Vss1表示，它们相对于内部电路来说代表外部的电源。应该看到，图10(a)的电路与被保护的集成电路被有益地设在同一个硅基片上。这样，本发明的ESD保护电路就很容易作为普通集成电路制造工艺的一部分来制造。
以下要进一步详细说明用于保护典型的I/O管脚的关键电路元件。这些电路元件包括分立器件的组合以及寄生的结构。
首要的问题之一是要注意到图10(a)的ESD保护电路采用了独立的电源。例如，外部电源Vcc1和Vss1分别被连接到节点44和45，而内部电源Vcc和Vss被连接到各自的节点33和34。各个外部电源通过一个二极管箝位被连接到其对应的内部电源。举例来说，偏置二极管串(BDS)26把节点44连接到节点33，而二极管串(DS)27把节点45连接到节点34。通常构成IC的输入/输出电路一部分的缓冲电路在图10(a)中是用PMOS晶体管42和NMOS晶体管41来体现的。晶体管41和42在节点45和44之间是串联连接的。
本领域的专业人员可以理解，在本发明中，图10(a)中的输入/输出缓冲电路是连接到外部电源的。这意味着I/O器件产生的任何噪声都可以有效地与IC的内部电源线隔离。二极管串26和27各自都起到箝位二极管的作用，从而在有噪声的外部电源线与内部电源之间保持独立。这种二极管箝位机制还在芯片的外部和核心电源之间提供了可能的最低阻抗路径。二极管串26和27可以包括一或多个串联二极管，这取决于两个电源之间需要隔离的噪声电平。例如，若要在Vccp和Vcc之间提供至少2.0伏特的噪声隔离，二极管串26就应该包括至少四个串联连接的二极管。
图11是二极管箝位结构的一个截面图，它是由四个串联连接的二极管构成的。图示的二极管包括设置在基片50内的一组独立的结构。每一个结构包括设置在浮动n-井89中的p+和n+扩散(分别用93和94表示)。四个独立的n-井区域89a-89d分别被设置在p型基片50中。举例来说，串联系列中的第一二极管包括扩散区域93a和94a，其中的p+扩散区域93a被连接到外部电源Vccp。
构成二极管箝位的独立二极管的串联连接可以用任何可用的金属层连接在一起。金属连接通常是从前级二极管的n+区域连接到后级的p+区域；也就是说，n+区域94a连接到p+区域93b，n+区域94d连接到p+区域93c，依次类推。在二极管箝位的阴极端，n+区域94d被连接到内部电源Vcc。可以采用与图3和11所示的相同的浮n-井来构成电源二极管串27。然而，对于二极管27来说，p+侧被连接到外部Vssp电源，而二极管的n+测被连接到内部的Vss。二极管串26和27的结构被设计成在静电放电期间能够提供电流通路。
图10(a)的ESD保护电路中的某些关键元件使用了二极管偏置、锥形的、以及悬臂二极管。
悬臂二极管串30的操作功能是把任何破坏性电流从芯片内部电容上分流，从而保护IC的核心。
继续看图10(a)，焊盘与输入栅极之间的连接是通过电阻Rs(用电阻37表示)和二极管23、24构成的局部输入栅极箝位网络构成的。电阻37的典型值处于100欧姆的量级。在大多数情况下，二极管23和24的位置应该邻近输入栅极电路，以便在输入栅极附近维持低电压。局部输入栅极箝位起到一个降压网络的作用，把I/O缓冲器输入侧的栅极电压箝位在可以接受的电平。举例来说，这一电平可以代表一个输入或输出缓冲器的栅极介电击穿电压。在一个实施例中，电阻37是由一个普通的多晶硅电阻构成的。另外还要注意，二极管23和24的尺寸通常是很小的(例如30微米宽)，并且可以用构成二极管串26和27的同样的二极管单元构成。
包括水杨酸(salicided)扩散的现有技术结构的问题之一是对与I/O缓冲器有关的晶体管器件的损害。这是因为水杨酸基本上除掉了与漏极扩散相联系的正常电阻，在这种情况下不会再出现电流扩散，并且会在源极和漏极区域发生损坏。
继续看图10(a)，尚未提到的其他电路元件包括二极管21，22和25。二极管22被连接在焊盘和节点44之间，并且在焊盘或管脚受到正向冲击时把电流分路到电源Vccp。二极管22的位置最好邻近晶体管42，以便使二极管22的阳极与晶体管42漏极之间的电阻最小。与此类似，图中的二极管21连接在焊盘和节点34之间。二极管21是输出缓冲器的布局中固有的，用于在焊盘相对于Vss受到负冲击时防护ESD故障。二极管25也是输出缓冲器的布局中固有的，并且被连接在Vss和Vssp之间。二极管22和25都是由设在n-沟道漏极/源极晶体管区域和p-基片之间的大面积垂直二极管构成的。
图12表示了本发明的ESD保护电路的一个替代实施例，用于典型的单输入管脚。缺少了输出晶体管41和42，图12的电路明显地简化了。在图12的实施例中采用了与图11相同的基本结构，其区别仅是没有包括晶体管41，42以及相应的电阻38和二极管25。另外，由于图12的电路是用于处理单输入信号的，不需要独立的电源和箝位二极管26和27。输入管脚通常是连接到内部电源，这样就不需要专用的ESD电源二极管箝位。在所有其他方面，图12的电路与上述的图11完全相同。本领域的专业人员应该知道，如果去掉了MOS输出驱动器，就省掉了易受损的薄弱的栅极，这样就减少了单元的电容。
图8和13是用于进一步解释本发明在ESD期间的作用的实例。图8表示了在相对于Vss的ESD正冲击期间通过图10(a)电路的电流通路。另一方面，图13表示了在相对于外部Vssp的ESD负冲击期间的电流通路。
如果把这一原理用于图10(a)的I/O ESD保护电路，就很容易识别出ESD事件期间电流的流向。例如在图8中，箭头47指出了在管脚相对于Vss受到正冲击时的ESD事件期间电流所通过的路径。在这种情况下，二极管22和偏置二极管串26被导通，把电流分流到核心并且把芯片电容充电到Vss。这个电容(对微处理器来说大约是10000皮法)在充电时消耗了大部分ESD能量。随着ESD冲击电压的增加，芯片电容两端的电压最终会达到12-13伏。在这一点上，悬臂二极管串30开始工作，向Vss提供一条低阻抗通路。
图13表示了相反的情况，其中的I/O管脚相对于外部电源电压Vssp受到负冲击。此时的电流从外部的Vss1通过二极管箝位27流到Vss。然后，放电电流路径继续通过n-沟道漏极二极管21，并且最终输出到管脚上。
在执行ESD保护时，导电性在成功的电路中起着重要的作用。在图10(a)的ESD保护电路中，电源箝位二极管串26和27以及悬臂二极管串30可以远离它们要保护的实际的I/O缓冲器。然而，电路的电流通路阻抗应该被保持在很小，从而使其他的寄生路径不会成为最佳的放电路径。另一方面，二极管23和24最好是尽量靠近输入器件的节点，以便尽量减少电压降。
另外，由于瞬间的ESD冲击很容易超过几个安培，并且能持续几个豪微秒，金属宽度就变成了一个重要的因素。例如，如果金属宽度不够宽，在节点35上从焊盘延伸到I/O单元的金属(称为“引导金属”)会在ESD事件期间熔化。由于这个原因，引导金属所具有的宽度应该足以满足处理大放电电流的要求。
图10(b)表示了本发明的总体方案，其中供选择或是不必要的元件是用虚线表示的。从焊盘到外部电源Vcc1和Vcc2的p-沟道器件22是可有可无的，但是，如果有，其方向就应该如图10(b)中所示。类似地，仅有向始终存在的内部电源Vss器件供电的外部电源Vss1或Vss2对于基片二极管27是固有的。然而，从Vss1或Vss2到Vss的(无偏置的)二极管电路28是可供选择的。在图10(b)中所示的本发明的新颖之处在于从Vcc到Vss的箝位32，它可以是一个悬臂二极管或是偏置的二极管电路，以及从Vcc1和Vcc2到Vcc的偏置二极管串26。需要指出的是，没有箭头的器件21对于ESD电流的通过能力来说是双向的。
由设在p-基片CMOS中的浮动n-井构成的用于静电放电(ESD)保护的二极管串的特点是参照泄漏电流状态和ESD电流状态来描述的。双极性PNP的作用是防止不利的低电压导通，并且对电源过电压提供很有用的箝位。
如上所述，本发明是一种在集成电路(IC)中用于改善静电放电(ESD)保护的电路。该电路利用了原有的在CMOS(主要是n-井，p-基片CMOS)集成电路的电源总线之间提供ESD保护的器件。本发明采用了一些手段来利用β并且限制其不良效果，其中采用了二极管偏置、渐减以及悬臂二极管，并且用PPN单元来增强β。
利用β并且限制其不良效果如上所述，PNP电流增益对于二极管串的性能有以下的效果a)低电流β是不理想的，因为它会切断电路的导通电压。
b)高电压β是非常有益的，因为它可以使二极管串对于基片Vss形成高效的电源箝位，这要比其仅用于向另一条电源总线充电的作用更好。
尽管β在低电流时显得太高了，这里还有一种方法，可以把β用于ESD箝位，同时使其在泄漏状态下对二极管串性能的影响最小。以下概述了这些方案，其目的是在不损害ESD性能的条件下消除β的不良影响。
i.二极管渐减(tapering)公式5表示了一组相同二极管的总的二极管串电压Vt。然而，后续的二极管/PNP级的面积(即p+指的长度)可以改变。假如二极管串的每个后续PNP级的面积按照一个精确的系数(β＋1)缩小，每个二极管上的电流密度就会完全相同，并且在电路两端获得mV1的充足电压。公式5可以被写成特殊的形式 其中的Li是相对于L1＝1的第一级的第i级的指长(二极管面积)。按照预期的β值，如果二极管/PNP电路渐减到一定的程度，第二项就会消失，或者至少会缩小。适当渐减的二极管串不仅消除了与β有关的隔离电压问题，并且使用的面积比较小。
然而，值得注意的是二极管的导通受到了限制，因此，ESD电流状态会损害一定区域的二极管。即使着眼于高电流β(β较低)而渐减电路，每个二极管仍会出现类似的电阻下降，这种情况有时是不能接受的。
ii.偏置网络二极管串两端的倾斜增量电压的作用自然是随着电流对地的流动降低后级的电流密度。因此，在后级中增大电流密度是一种有价值的目标，从而使所需的总电压降在各个有效级中间大体上平均分割。通过渐减(tapering)可以实现这一目的，但是，如上所述，渐减的主要问题是用这种减少二极管串泄漏的方法不能兼顾最大的ESD性能。但是还有另一种方法可以在完全不影响ESD性能的情况下保持图6的下垂曲线，即用偏置网络来扩展二极管串，向二极管分配小而明显的正向电流。这样就使二极管串受到了一定程度的箝位，并且按惯例将其称为箝位二极管。在图14中画出的一个此类电路可以按照一或多个二极管的段为二极管提供偏置，因此，在二极管串两端获得的电压是一段上的电压的倍数。而泄漏电流的要求在一定的温度范围内是相对稳定的。
图14表示了由末端的3.3-5V混合电源供电的偏置的二极管串。把普通的PNP晶体管电路用二极管表示，分布的接地端是公共的集电极。在这种情况下，偏置网络的设计构思是要使使用的面积最小，这就意味着使总的电阻值和总的电阻数量最小。对电阻的一种最有效的选择是长沟道的PMOS器件。为了在给定温度下(例如100C)在图14的二极管串两端获得所需要的2.5V，就需要确定在最高的既定温度下按照ΔV/3＝2.5/3＝0.833V偏置的两个PNP二极管/晶体管所需的电流Io。然后选择R，因此，Io流经各对二极管，即ΔV/3R＝2.5/3R＝Io，总的泄漏是2.5/R＝3Io。这种情况是2Io流经第一电阻，然后，Io被分流到第二二极管对(假设在PNP增益无限大的最坏情况下，此时在每段之后不会剩下二极管电流)，并且在第二电阻两端形成相同的电压降IoR。预先计算的Io最终会流过最后两个二极管。因此，只要流入一段的Io能至少产生ΔV/3，通过二极管串的总电流是3Io＝ΔV/R或是更低(这里的ΔV＝5.5V－3.0V＝2.5V)。以下要概述这一过程。
这种简化的观点是针对最坏情况的设计方案，在其中假设β很大并且流向下一段二极管的电流量很小，这并不是通常的情况。更完整的模型可以给出精确的答案，但是无限大的β仅能改善二极管串的泄漏性能。
增加的偏置电阻在ESD方式下不影响二极管串的原因是其电阻值很大，因此通过的电流很小。重要的问题是要保证电阻器件不容易形成寄生击穿状态，二极管串在低电压时的箝位能力可以对此做出保证。
以下通过检验一个8-二极管串来概述这种方法，它在高温下也可以实现电源之间的隔离(小电流)，如图15所示，它的特点是具有四段，每段各有两个二极管。
仍然假设(简化的)总电流是ΔV/R，但是现在是4Io，在这种情况下，流入一段的Io产生ΔV/4，或是2.5/4伏。电路图的结构是很清楚的；从二极管串的正端开始，为了把电压均分到n个相同段的二极管串，电阻的顺序是Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>只要强迫通过一段的Io(＝In/n)至少产生ΔV/n伏，总电流就不会超过ΔV/R。从右边开始的电阻的顺序满足被称为调和级数的数学公式1,12,13,14,15...]]>电阻箝位的策略可以模仿城市高速公路的处理方式，也就是在给定的方向上先有3条路，然后2条，最后是1条。对用于把二极管段偏置到同样电压的电流接头来说，在下一个电阻处，相应的“路”在下一电阻产生相同电压时是不必要的。如上所述，在既定温度下，实践证明这种策略在实现泄漏电流和电压目标时所需的总电阻最小(其表现形式是所用的p-沟道面积)。很明显，如果在各段中使用更大电阻值(系数至少为n-1，n是段数)的独立电阻，也可以达到相同的效果。这就好象为同一方向上的几个目的地敷设独立的高速公路一样。
如果还要采用二极管渐减，对电阻调和级数的数值就需要做某些调整，因为二极管段的电压主要取决于电流密度。如果再从这一角度考虑每个偏置电阻为电流提供的如此多的“通路”，若要维持电压的均分和减少总的泄漏电流，就必须降低每条“路”的导电性，以便符合每段所需的电流量。
电阻调和级数的使用要根据这样的假设，即把高温泄漏作为一个问题，并且在给定的电压指标下实现某一泄漏电流目标的温度越高越好。如果有足够的备用裕度和所需的一定稳定性，也可以使用不同的串联二极管串。例如，如果一段电压Vo的n倍在目标的高温下明显地大于ΔV，就可以把所有偏置电阻设定为R，并且只有最后一段会导通，其他的段将会关断，并且In=ΔV-Vo(n-1)R]]>
这不是可以获得In的最高温度，但是它可以被用来在目标温度下尽量减少电流。如果箝位二极管是按照为高温限定的调和级数设计的，可以在低温条件下重复同样的分析过程。同样，除末段之外的所有段实际上会被关断。这就意味着图14中的6-二极管串在总量为1.5R的电阻两端(对二极管没有过多的偏置)承受着小于三分之二的ΔV，因此，总泄漏电流小于九分之四ΔV/R，其精确的值取决于低温下的Vo。但是它不会明显地低于高温下的泄漏，显示出偏置网络会降低电路对温度变化的灵敏度。
如图16所示，根据试验，对可渐减的二极管串增加电阻可以获得预期的结果。
如上所述，箝位二极管串的电阻是用p-沟道FET来实现的。图17表示了一个6-二极管电路，其中栅极氧化层的电压不得大于3.6V，这样就使p-沟道电阻栅极被折合为3V。这样做可以使用尺寸更好(较小)的p-沟道器件，因为它比栅极处于0V时的导电性要低。在3V和0V之间的电阻性连接避免了在薄的栅极氧化层两端出现无关的电压。接到Vss(地)的电阻性连接是用n-沟道器件实现的；否则会在栅极氧化层两端出现电源电压。
电阻性偏置网络对达林顿PNP晶体管电路的操作提供了另一种益处，那就是向远离最高压电源的浮动n-井(晶体管基极)提供泄漏电流。这一点在高温下特别重要。尽管即使在操作温度很高时的n-井泄漏通常也不会超过毫微安的10倍，避免通过几个放大的PNP级向远处的n-井提供这一电流仍是很重要的；总的泄漏是基本泄漏与几个(β＋1)系数的乘积。采用图17的结构，浮动n-井的泄漏是通过最多一个PNP级传送的，从而使这种作用下的总泄漏保持在很低。即使在室温和相等的Vcc电压条件下，当二极管被暴露在光线下时(特别是在故障分析期间的显微镜光线下)，这种结果也会变得很严重，因为此时的n-井泄漏是很明显的光电流。由于光电流必须通过放大器来提供，光学达林顿效应的结果和Vcc-Vss电流是很大的。适当的偏置网络可以减少总的电流并且不会引起故障分析对此的注意。
当图17的两个电源被设定到可供选择的相同的3.3V时，就会出现一种有趣的现象。然后，p-沟道偏置电阻器件被关断，并且仅有低于最低限度的泄漏(有可能是不足的)被提供给n-井。n-井随之自偏置到3.3V以下，以便向第五二极管提供泄漏电流，第五二极管相对于3.3V获得反向的偏置。幸运的是，由于PNPβ在3左右，即使在100℃时，对于八个152μm的二极管来说，这种状态下的泄漏有时仍然会小于100nA。较高的β(例如7)和较薄的氧化层可以避免p-沟道关断的问题，因为在薄氧化层上可以形成充足的5.5V，这意味着p-栅极可以处于0V。在采用高βPNP器件并且把栅极氧化层电压限制在低值的可能的进一步处理中，必须要调整图17的结构，以便对二极管串中用于减少泄漏的电压降给予一定的限制。图18表示了一种方案，它可以在V高＝V低时防止过度放大的泄漏(包括光电流)，其做法是把n-FET重新设计成长沟道的“泄漏对”，为p-电阻栅极产生一个低于V低的电压使它们不会关断，并且也不会出现介电击穿。泄漏对可以被设计成仅从V低得到最小的泄漏。
值得注意的是，加在偏置二极管串上的电压并非总是来自一个混合电源芯片上的两个Vccx。例如可以是处于Vcc和Vss之间，最大的可能是Vcc。随着技术的发展和IC在越来越低的电压下工作，在相应的较低的老化电压下，这种类型的电源箝位会是一种不同的情况。例如可以把一个8-二极管电路设计成低泄漏的2.5-3V电源箝位，并且还可以在高温老化(125-150C)时承受3-3.6V，至少是具有上述方案中的很低的PNPβ。
采用这种在老化时(在这种温度下PNPβ会增大)承受其最大差分电压的长二极管电路，仍可能需要用某种方法向中间级注入额外的电流。但是，在高温和老化电压下补充的电流有可能严重地危及低温和低压时的产品性能，除非对到目前为止的偏置方案加以某些改进。
图18b表示了缓冲分压器的原理，它被用于向二极管串提供均分的电压。这种作法可以应用于任意的偏置二极管串，并且缓冲可以作用于电路中任意数量的中间级。Vcc-Vss箝位是一种基本的选择，因为在电路两端一直存在明显的差分电压。人们总是希望通过分压器的稳定的泄漏电流很小，并且使放大器从Vcc提供小电流，除非是在高温下的需要。这样做可以用很小的附加电路费用在所有温度下象图16所示那样降低泄漏电流。图18表示了如何在CMOS电路中实现这种方案。
泄漏对T1和T2一直是导通的，但是由于它们是长沟道器件，不会吸取明显的Icc。当第四二极管后面的节点下降到低于V低的一个门限时，例如在高温时，源极跟随器T3(它是一个较大的器件，可以承受许多微安的电流)就导通，直到电路后面的部分得到适当的补充时为止。但是，在低温下，T3会完全关断或是仅有很小的源极电流，此时可以用小电流支持Vcc。T3中的人体电容效应会影响其关闭点，但是在设计泄漏对时可以考虑这一问题。
上述原理在PNP晶体管电路偏置方面的新颖性是很明显的。同时可以满足ESD保护和与温度有关的电压-电流目标，并且仅使用上述的偏置方式就可以实现。尽管达林顿晶体管本身不是新的，但是涉及这类器件的现有技术没有ESD保护，而是用两级达林顿来放大双极性IC中的信号(例如P.Horowitz and W.Hill，The Art of Electronics，2nd edition(Cambridge University Press，1989)，pp.94-95.and P.Grayand R.Meyer，Analysis and Design of Analog integrated Circuit，3rdedition(Wiley，1993)，p.223)。在这种情况下，偏置电阻(处于第一晶体管的发射极和第二晶体管的基极之间)的作用主要是使器件加速，并且避免放大的泄漏电流。“偏置网络”这一术语是为了与以往的文献相适应，并且在本文中适合简要地描述某些新型的电路。具目前所知，本文所述的多级达林顿构造是没有先例的(它对于信号转换来说是很慢并且无益的)也没有应用于多级达林顿的ESD保护。
iii.悬臂二极管二极管渐减可以使二极管/PNP电路的各个后续级所需要的电流越来越小。这一作用在其他方面也是有用的。参见图4所示的PNP电路，由于各级的电流增益，输出电流比输入电流要小(β＋1)。因此，即使β很小，也会有明显的电流流到基片上。对于一个小于10的合适的β来说，输出端所需的基极电流足够低，足以改变输出的连接，使其连接到另一个电源。用一些小型的电路就足够了，并且能为用户保证使两个电源一直处于电压限制的范围之内。这种不把电源固定在二极管电路远端的方式被称为悬臂，或是悬臂二极管。它可以和二极管渐减以及偏置网络相结合，制成更有效，更通用的二极管串结构。
在输出端仅用一个电容就足以作为悬臂二极管的终端，但是必须在每个脉冲之后被复位，否则就会继续充电并且使二极管串关断。这是因为HBM测试的重复脉冲的作用，此时，电源会(直接或间接地)受到压力，形成成百上千倍的储存。电容器需要在输入端有一个小的正偏二极管，以便在一秒之内放电；井的泄漏可能是不充分的。
目前已经证明了悬臂二极管构造的好处是明显的。即使利用精心设计的二极管/PNP串在所有温度下维持3.0-5.5V的电源差，供电顺序的随意性仍可能妨碍其在特定产品中的应用。另外，如果没有一种独立二极管的方案，(几乎)就没有办法用二极管串来保护核心Vcc。一个足够大的外部Vcc可以容许反向的一个二极管串将其作为终端；由于β的作用，大部分电流会流到基片，并且外部Vcc不会受到威胁。尽管核心Vcc通常是芯片上最好的Vcc并且能耐受ESD，但是在C.Duvvury，R.N.Rountree，andO.Adams，“Internal Chip ESD phenomena Beyond the ProtectionCircuit”，Proceedings of the IEEE International Reliability PhysicsSymposium，1988，pp.19-25中所述的情况下并非总是这样的。在C.Duvvuryet al.and C.C.Johnson，S.Qawami，and T.J.Maloney，“Two Unusual FailureMechanisms on a Mature CMOS Process”，1993 EOS/ESD SymposiumProceedings，pp.225-231中所述的一种很好的核心电源箝位方式可以容许此类难以捉摸的弱点。
如图19所示，一个悬臂二极管终端可以在一个ESD脉冲的时间内分散大量的基极电流，但是它会使自身长时间地关断。在图中示出了四级电路，还可以增加更多的级。高达几个mA的基极电流可以通过p-FET(T1)被分散，由于电容的作用，其基极最初是接地的。这一薄氧化层电容大约为1pF并且被带有一个兆欧级悬臂电阻的长沟道p-FET(T3)正向偏置，从而获得一个毫秒级以上的RC时间常数。T2是另一个长沟道器件，它用于向二极管串的末端提供泄漏电流，从而避免泄漏电流被放大的问题。如上文所述，T2可以用连接到二极管串中间的其他电阻性器件来实现。T4是一个小的nFET，用它把T2和T3的栅极接地。在RC引起的时间延迟之后，T1就会关断，此时没有长时间的对地导通。T3的p-二极管连接到输入端，从而确保电容电压不会超过输入端的电压，如果没有这个二极管，就会出现重复的脉冲。在每个由于Vccx的泄漏造成的脉冲之后，电路就得到了缓和。
在图20(a)-(20e)中表示了各种悬臂二极管的终端。在图20(a)中表示了单一的电容(带有用于充电缓和的正偏二极管)，在图20(b)中还表示了图19的电路。在以下要说明如何通过把电容的电阻性正偏FET连接到一个低于Vccx的电压而使其缩小。但是，图20(b)的结构不容许Vccx达到5V的额定值，因为这样会使栅极接地的长沟道p-FET发生栅极的介电击穿。图20(c)的结构与图19类似，因为它使用了泄漏对来建立低于Vcc(核心Vcc被限制在3.3V的额定值)的所需的p-FET栅极电压。此时的所有FET栅极电压都符合要求，但是Vccx跨接在T1p-FET的栅极和漏极之间，并且也跨接在电容上，在图19中没有这两个元件。这样，电容就不能是单一的栅极氧化层；串联连接的两个这种器件可能是一种最佳的实施方案，如图20(c)所示。通常用基片或n-井上的多个栅极构成的这种电容可以是串联连接的两个此类器件，把多个栅极作为公用终端，从而避免出现不平衡的泄漏，并且在电容之间真正做到电压的平均分配。可惜的是构成储能电容(在接地n-井上的多个栅极)的常用方式不能用于这种“背对背”方案中的两个器件，其结果是至少要使用一个反向器件。T1p-FET的栅极和井之间不能达到5V但是在栅极和漏级的边缘上可以达到静态的5V。按照介电击穿的要求，这种情况恐怕是不行的；如果不行，还需要把T1换成层叠的。由于这些复杂的问题，用一定方式保护高压Vccx的最佳方案是对核心Vcc使用偏置的二极管串，例如在上述偏置网络中的情况。
图20(d)表示了实现具有n-沟道器件的悬臂终端的一种方案。尽管接到Vcc的电容不能是p-基片/n-井CMOS形式的储能电容器，但是n-沟道的方式具有一定的优点，例如在大规模终端器件中每单位长度的导电性较大。
最后，图20(e)表示了一个双极性NPN终端，它在BiCMOS工艺中是非常有效的。这类的双极性晶体管具有高的增益和每单位面积的高导电性，并且可以把电压箝位在十分之几伏(饱和)，而不会出现FET的方波规律的导通电压。然而，在这种情况下，如图中所示，Vcc上的原有RC电路需要缓冲，以便使双极性晶体管获得足够的基极电流。
在图21中表示了值得注意的另一种工作性能良好的悬臂二极管终端，它具有两级RC延迟，可以用于端接一个6-级渐减的二极管串。
图22中原有的6-级悬臂二极管可能已经使用了偏置网络，或是至少使用了图19所示的接到Vccx的那种长沟道p-FET，它使接到Vccx的OUT节点自举，并且在高温下提供所需的泄漏电流。在大于30(在高温下较高)的低电流β和来自p-FET的数十微安的低于最低限度的泄漏电流的作用下，这种形式的器件会自身发热，在125℃的环境温度下出现热破坏，并且会将自身烧毁。对于PNP晶体管电路的极大的放大能力来说，这是一种不应有的结果。通过简化偏置网络的安装并且防止放大泄漏电流，可以避免过度的泄漏电流以及热破坏。图22是具有偏置网络和终端电路的一例6-级悬臂二极管串。电容正偏到高于OUT的电压，从而保证其有效性，但是，图中所示的电压低于Vccx，因此，总的栅极电压被降低了，并且FET电阻很高。
另外还要注意的是，在使用悬臂二极管终端电路时，如图23a-23d所示，避免了几种设计方式。如果n-FET的|Vt|小于短沟道p-FET的|Vt|，在图23(a)中使用长沟道n-FET的方案就会引起人们的注意，在考虑到n-FET的人体效应时经常会出现这种情况。从测试的角度来看，这在实际中会成为一个问题。电容需要充电，并且由于n-FET的导通过渡过程，在Vccx得到脉冲之后马上就会产生电压。从电容节点流入源极的电子会填充沟道。这样就有助于使源极(无论p还是n)一直连接到电源。
图23(b)中的电路是不可取的，因为长沟道p-FET向电容充电，而短沟道p-FET栅极保持在低于Vccx的一个VT，并且使短沟道p-FET不会关断，这在稳定状态下是必要的。如图20(c)所示，由于长沟道p-FET栅极是接地的，电容的电阻性正偏更加稳定，但是应该避免图23(c)中的硬件接地，因为在Vccx和地之间仅有一个又小又薄的氧化层边缘。这一氧化层可以承受与其并联的电路造成的任何CDM ESD事件，但是这些并联的元件却不能得到保证。如果用偏置电阻提供FET的沟道电流，并且当栅极电压降到地电位以下而使器件导通时，在最后的图23(d)中所示的电路可以在最后的短沟道p-FET上保持几百mV。在室内光线下，若在栅极上有一个过渡电容，就可以出现这种现象。这种光可以驱动低于地电位的n-型多电容板，而长沟道p-FET不足以使电容节点正偏，因此不能使沟道关断。最好是明显地提高长沟道p-FET的电压(如图19和22所示)；通过偏置电阻输送的沟道电流自动地把长沟道p-FET正偏到足够高的电位使其导通，并且关断大p-FET的栅极。
由于悬臂二极管电路在其输入端连接的电压突然升高时导通，它可以分流ESD电荷。这样就可以解释为什么它不能使一个具有适当输入保护的器件接地，就象对任一变化信号的ac短路那样(这样做甚至还可以削弱开关噪声)。作为一种电源箝位措施，二极管电路没有触发电压和过冲问题，并且在Vcc起动过渡过程可以接受的情况下应该是很好的。幸运的是，HBM的ESD电荷处于100pF×2000V＝0.2μC的量级，并且对CDM来说还要更低，因此，二极管/PNP串在微库仑的量级上导通，形成有效的ESD箝位。由于3.6μC就是10-9A-hr，或是大约10-9的蓄电量，起动过渡过程对器件的操作是次要的问题，并且在Vcc的许多其他起动过渡过程中间并不是很明显的。
悬臂二极管从单个的电源被连接到基片上并且起到一种非常有效的电源ESD箝位作用，它没有TFO或SCR电源箝位的那种触发问题。通过单一Vcc的连接，不会由于噪声、供电顺序或是混合电源过高过低造成电源隔离的问题，并且由于PNP的电流增益不会出现附带的困难。实际上，电流增益得到了充分的利用，并且对器件的操作是最主要的。尽管Webster效应(大电流时的β较小)对理想的状态不利，多级的PNP电路通常还是有足够的增益，可以用小型的电路来提供输出的基极电流。
半导体器件以及广义的电子器件从来都是用有效的增益来解决所有的问题。这种达林顿串联耦合的PNP晶体管是一个增益部分，但是若将其作为一种传统的放大器则性能很差，并且从芯片设计的一般角度来看仍是这样。但是由于其电流增益，它可以通过多电源箝位在解决ESD保护问题中发挥主要的作用。由于它们具有“独立”状态并且便于应用，悬臂二极管在可以采用它们的工艺中有可能成为最重要的电源ESD箝位手段。
增强β的方法以上的描述说明了多么需要在尽可能多的工艺中使用悬臂二极管。但是，悬臂二极管电路需要一定量的PNP电流增益或是β，在大电流条件下，在各种工艺中往往不能自动地形成这种β。如上所述，由于β是有用的，在设计中最好能加以利用。通常，在考虑到工艺稳定的同时，可以提高器件整体性能的任何优点都是合理的。在图25中清楚地表示了这样一种方案，其中把基本的二极管子单元(subcell)改成了PPN的形式，以便于横向的电流聚集和垂直的电流聚集。
在PNP顶部的窄小的基极宽度还可以更快地实现稳态的β。然而，在具体的工艺中，30％面积的代价可以把β提高10％。在这里完全没有考虑与时间有关的问题，但是也不希望代价太大。在PPN结构中还有另外的一些危险，尽管在这一工艺中没有出现这种问题，但在电流流入顶部的集电极时可能会由于过热受到损害，因为其面积小于后侧的集电极面积。由于电压的下降，在反向偏置的集电极-基极结上要比正向偏置的集电极-基极结上耗散多得多的热量。
增加β的另一种方法是利用植入p-epi的p-井，目前常用于采用p-epi和p+基片的CMOS工艺中。这种植入的深度比n-井要浅，并且若是(不小心)放在了n-井中，就会使其泄漏。这样，通过p-井的植入就可以使普通二极管结构或是PPN结构中的p+结加深，从而使基极变窄(图25)。然而，对发射极效率，串联电阻以及整体面积的影响超过了它的优点，因此，在通过测量得到证据之前，这种整体的概念仍只是一种构思。
在阅读了上述的说明之后，毫无疑问，本领域的技术人员完全可能对本发明作出许多修改和变更，应该指出，上述的特殊实施例以及采用举例方式的说明并不是为了限制本发明。因此，对优选实施例的详细描述并不是为了限制权利要求书的范围，权利要求书本身仅限定了对于本发明来说最基本的那些特征。
权利要求
1.一种用于保护具有输入/输出缓冲器的集成电路，防止静电放电的器件，上述输入/输出缓冲器包括第一二极管(22)，其阳极连接到上述集成电路的一个焊盘，其阴极连接到第一外部电源电压，第二二极管(24)，其阳极连接到上述集成电路的一个输入节点，其阴极连接到第一内部电源电压，第三二极管(23)，其阳极连接到第二内部电源电压，其阴极连接到上述输入节点，第四二极管(25)，其阳极连接到上述第二内部电源电压，其阴极连接到第二外部电源电压，以及连接在上述集成电路的上述焊盘和上述输入节点之间的电阻(37)，上述保护器件包括一个起到二极管箝位作用的偏置的二极管串(26)，用于在上述第一外部电源电压和上述第一内部电源电压之间提供噪声隔离，上述偏置二极管串的阳极连接到上述第一外部电源电压，并且其阴极连接到上述的第一内部电源电压。
2.按照权利要求1的保护器件，其中上述偏置二极管串(26)使用一组偏置电阻和对应的一组至少两个串联连接的二极管，每个偏置电阻与上述对应的一组至少两个串联连接的二极管并联连接。
3.按照权利要求2的保护器件，其中有一个均分的电压通过上述偏置二极管串中的至少两个串联连接的二极管的每个上述组。
4.按照权利要求3的保护器件，其中用于每组至少两个串联连接的二极管的电阻值从二极管串的正端开始是按以下顺序确定的Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>。
5.按照权利要求1的保护器件，其中上述偏置二极管串是渐减的，从而使每个后续级的p+指长度小于或等于其前级的p+指长度，并且有至少一个上述级的p+指长度小于至少一个上述前级的p+指长度。
6.按照权利要求5的器件，其中p+指长度小于其前级的每个后续级的p+指长度按照一个预定的系数收缩。
7.按照权利要求6的器件，其中上述预定系数是按照器件模型来确定的，在其中考虑到与电流有关的PNPβ，用于静电放电测试状态的器件电阻，以及在器件操作状态的温度范围内所需的泄漏性能。
8.按照权利要求3的器件，其中缓冲分压器被用于通过至少两个串联连接的二极管的每个上述组提供均分的电压。
9.按照权利要求8的器件，其中缓冲分压器被用于向上述二极管电路中间提供额外的偏置电流。
10.按照权利要求8的器件，其中缓冲分压器包括一个晶体管的泄漏元件对和一个源极跟随器晶体管，后者仅在需要时提供上述额外的偏置电流。
11.一种用于保护具有电源的集成电路、防止静电放电的器件，上述电源包括第一二极管(22)，其阳极连接到上述集成电路的一个焊盘，其阴极连接到第一外部电源电压，第二二极管(26)，其阳极连接到上述第一外部电源电压，其阴极连接到第一内部电源电压，上述保护器件包括一个起到电源静电放电箝位作用的悬臂二极管串(30)，上述悬臂二极管串的阳极连接到上述第一内部电源电压，并且其阴极连接到一个第二内部电源电压。
12.按照权利要求11的保护器件，其中上述悬臂二极管串(30)使用一组偏置电阻和对应的一组串联连接的二极管，每个偏置电阻与一个对应的二极管组并联连接。
13.按照权利要求12的保护器件，其中在稳定状态期间，在悬臂二极管串的每个上述二极管组中基本上达到相同的电压。
14.按照权利要求13的保护器件，其中用于每个二极管对的电阻值从二极管串的正端开始是按以下顺序确定的Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>。
15.按照权利要求11的保护器件，其中上述悬臂二极管串是渐减的，从而使每个后续级的p+指长度小于或等于其前级的p+指长度，并且有至少一个上述级的p+指长度小于至少一个上述前级的p+指长度。
16.按照权利要求15的保护器件，其中每个后续级的p+指长度按照一个预定的系数收缩。
17.按照权利要求16的保护器件，其中上述预定系数是按照器件模型来确定的，在其中考虑到与电流有关的PNPβ，用于静电放电测试状态的器件电阻，以及在器件操作状态的温度范围内所需的泄漏性能。
18.按照权利要求11的保护器件，其中上述悬臂二极管串利用一个电容作为电源固定器。
19.按照权利要求11的保护器件，其中上述悬臂二极管串利用一个晶体管网络作为电源固定器。
20.按照权利要求19的保护器件，其中上述晶体管网络包括a)第一p-FET器件，其栅极连接到一个电容，其源极和漏极连接在上述悬臂二极管串的输出端和Vss之间；b)第二p-FET器件，它连接在上述电容构成的一个节点和上述第一器件的栅极之间，并且上述第二p-FET器件适合形成一个电阻，从而提供至少1微秒的RC时间常数；c)第三p-FET器件，其源极和漏极连接在上述悬臂二极管串的输出端和Vccx之间，上述第三p-FET器件适合向上述悬臂二极管串的输出端提供预定的泄漏电流；d)一个n-FET器件，其源极和漏极连接在上述第二和第三p-FET器件的栅极和Vss之间，在上述RC引起的时间延迟之后，上述第一p-FET关断，并且上述第二p-FET器件工作，从而确保上述电容的电压小于或等于输入到上述二极管串的电压。
21.按照权利要求20的保护器件，其中上述电容包括至少两个串联连接的电容器。
22.按照权利要求19的保护器件，其中上述晶体管网络是由n-沟道器件构成的。
23.按照权利要求19的保护器件，其中上述晶体管网络包括一个二级RC延迟电路。
全文摘要
在一种需要ESD保护的器件中用一个偏置网络(26)来增强二极管串，向二极管分配小而明显的正向电流。其中还采用了悬臂二极管(30)来提供PNP达林顿增益部分，它被用于ESD保护而不是用于放大双极性IC中的信号。在一个实施例中，终端是新型器件的基本元件，并且使器件“独立”。终端在有限的时间内向增益部分提供确定的基极电流，从而使ESD电荷可以无害地通过PNP电路分流，但是要确保该结构不会长时间地从稳压电源吸取电流。这种整体的结构可以吸收噪声尖峰和ESD脉冲。按照标准化测试的需要，该终端还可以保持在ESD脉冲之间使其电容放电。本发明可以被用于IC电源的箝位，并且在大范围的ESD测试期间减少经常出现在IC电源上的故障。
文档编号H02H9/00GK1145143SQ95192370
公开日1997年3月12日 申请日期1995年3月27日 优先权日1994年3月28日
发明者T·J·马龙尼 申请人:英特尔公司