专利名称：具有体偏置电路的半导体集成电路器件的制作方法
与相关申请的交叉参考本申请基于并要求2002年7月19日申请的在先日本专利申请No.2002-211536和2003年1月28日申请的在先日本专利申请号2003-019271的优先权，在此引入其全部内容作为参考。
通常，为了减小CMOS(互补MOS)电路的功耗，实际上是减小驱动电源电压。但是，减小电源电压导致降低运行速度，如果在没有折衷考虑运行速度的情况下减小功耗，那么不得不降低MOS晶体管的阈值电压。降低MOS晶体管的阈值电压导致MOS电路更快的开关操作，但是这些依次导致增加亚阈值漏电流，且因此增加功耗。
鉴于此，近年来将正向偏压作为阱电压(体电压或背栅压)施加到MOS晶体管的技术已引起人们注意。但是，施加到阱(体)的正向偏压带来其他问题，例如由于偏压产生电路的加入，增加芯片面积。因此需要提供一种具有体偏置电路的半导体集成电路器件，通过使用简单的电路可以产生适当电产的正向体(阱)偏压。
下面参考相关的附图，详细描述现有技术和它的相关问题。
发明内容
本发明的目的是提供一种具有通过使用简单的电路可以产生适当电平的正向体(阱)偏压的体偏置电路的半导体集成电路器件。
根据本发明，提供一种半导体集成电路器件，包括MISFET，具有第一导电型的源极和漏极以及栅极，形成在第二导电型的阱中以及，体偏置电路，通过将规定的电流以正向流入由阱和MISFET的源极形成的二极管，在阱中产生电压。
半导体集成电路器件可以包括多个电路块；以及，可以为每个电路块提供体偏置电路。半导体集成电路器件还可以包括功率控制单元，单独控制每个对应电路块的体偏置电路。
可以在CPU上执行功率控制软件模块，可以单独控制每个对应电路块的体偏置电路。每个电路块可以包括寄存器，以及可以根据寄存器中存储的数据控制每个体偏置电路。每个电路块可以连接到数据总线，通过数据总线写入寄存器的数据。
半导体集成电路器件可以包括多个电路块；以及，可以为每个电路块提供体偏置电路，通过为一个相应的电路块产生的控制信号来控制体偏置电路。半导体集成电路器件可以包括多个电路块；电路块可以包括多个功能块；以及，可以为每个功能块提供体偏置电路。半导体集成电路器件可以包括标准单元块；以及，可以为标准单元块的每一行提供体偏置电路。
体偏置电路可以包括提供在第一电源线和阱的接触区之间的电流源，可以经由接触区将规定的电流流入二极管。使用第一电源线作为电源，电流源可以产生规定的电流。电流源可以包括电流源第一MISFET，具有与MISFET相同的极性，其栅极提供有控制信号，其源极连接到第二电源线；电流源第二MISFET，具有与MISFET不同的极性，其源极连接到第一电源线，其漏极和栅极连接到电流源第一MISFET的漏极；以及，电流源第三MISFET，连接到电流镜结构中的电流源第二MISFET，其漏极连接到接触区。电流源还可以包括电流源第四MISFET，具有与MISFET相同的极性，其栅极提供有反相的控制信号，其源极连接到接触区，其漏极连接到第二电源线。
电流源可以包括电流源第五MISFET，具有与MISFET不同的极性，其栅极提供有控制信号，其源极连接到第一电源线；以及，电流源第六MISFET，具有与MISFET相同的极性，其栅极提供有控制信号，其源极连接到接触区，其漏极连接到第二电源线。
而且，根据本发明还提供一种半导体集成电路器件，包括第一极性的第一MISFET，具有第一导电型的源极和漏极以及栅极，形成在第二导电型的第一阱中；第二极性的第二MISFET，具有第二导电型的源极和漏极以及栅极，形成在第一导电型的第二阱中；第一体偏置电路，通过将规定的电流正向流入由第一阱和第一MISFET的源极形成的二极管中，在第一阱中产生电压；以及，第二体偏置电路，通过将规定的电流正向流入由第二阱和第二MISFET的源极形成的二极管中，在第二阱中产生电压。
该半导体集成电路器件可以包括多个电路块；以及可以为每个电路块提供第一和第二体偏置电路。该半导体集成电路器件还可以包括功率控制单元，单独控制每个对应电路块的第一和第二体偏置电路。
可以在CPU上执行功率控制软件模块，可以单独控制每个对应电路块的体偏置电路。每个电路块可以包括寄存器，可以根据寄存器中存储的数据控制每个体偏置电路。每个电路块可以包括一个寄存器，并且可以根据存储在寄存器中的数据控制每个体偏置电路。每个电路块可以连接到数据总线，通过数据总线写入寄存器的数据。
半导体集成电路器件可以包括多个电路块；以及，可以为每个电路块提供第一和第二体偏置电路，可以通过为一个相应的电路块产生的控制信号控制体偏置电路。半导体集成电路器件可以包括多个电路块；电路块可以包括多个功能块；以及，可以为每个功能块提供第一和第二体偏置电路。半导体集成电路器件可以包括标准单元块，可以为标准单元块的每一行提供第一和第二体偏置电路。
第一体偏置电路可以包括提供在第一电源线和第一阱的接触区之间的第一电流源，经由第一阱的接触区可以将规定的电流流入第一二极管中；以及，第二体偏置电路可以包括在第二电源线和第二阱的接触区之间提供的第二电流源，经由第二阱的接触区可以将规定的电流流入第二二极管中。
第一电流源可以使用第一电源线作为电源，产生规定的电流，以及，第二电流源可以使用第二电源线作为电源，产生规定的电流。第一电流源可以包括第一电流源第一MISFET，具有与第一MISFET相同的极性，其栅极提供有第一控制信号，其源极连接到第二电源线；第一电流源第二MISFET，具有与第一MISFET不同的极性，其源极连接到第一电源线，其漏极和栅极连接到第一电流源第一MISFET的漏极；以及，第一电流源第三MISFET，连接到电流镜结构中的第一电流源第二MISFET，其漏极连接到第一阱的接触区，以及，第二电流源可以包括第二电流源第一MISFET，具有与第二MISFET相同的极性，其栅极提供有第二控制信号，其源极连接到第一电源线；第二电流源第二MISFET，具有与第二MISFET不同的极性，其源极连接到第二电源线，其漏极和栅极连接到第二电流源第一MISFET的漏极；以及，第二电流源第三MISFET，连接到电流镜结构中的第二电流源第二MISFET，其漏极连接到第二阱的接触区。
第一电流源还可以包括第一电流源第四MISFET，具有与第一MISFET相同的极性，其栅极提供有反相的第一控制信号，其源极连接到第一阱的接触区，其漏极连接到第二电源线；以及，第二电流源还可以包括第二电流源第四MISFET，具有与第二MISFET相同的极性，其栅极提供有反相的第二控制信号，其源极连接到第二阱的接触区，其漏极连接到第一电源线。第一电流源可以包括第一电流源第五MISFET，具有与第一MISFET不同的极性，其栅极提供有第一控制信号，其源极连接到第一电源线；以及第一电流源第六MISFET，具有与第一MISFET相同的极性，其栅极提供有第一控制信号，其源极连接到第一阱的接触区，其漏极连接到第二电源线，以及第二电流源可以包括第二电流源第五MISFET，具有与第二MISFET不同的极性，其栅极提供有第二控制信号，其源极连接到第二电源线；以及，第二电流源第六MISFET，具有与第二MISFET相同的极性，其栅极提供有第二控制信号，其源极连接到第二阱的接触区，其漏极连接到第一电源线。通过用低压操作半导体集成电路器件，可以使操作延迟相对于温度的改变保持恒定，低压时所述的半导体集成电路器件显示出随着温度增加漏电流增加和延迟减小的特性。
从下面优选实施例的描述，参考附图，将更清楚地理解本发明，其中图1是示出了现有技术半导体集成电路器件的一个例子的电路图；图2是示出了现有技术半导体集成电路器件的另一个例子的电路图；图3是示出了根据本发明的半导体集成电路器件的基本功能结构的电路图；图4是示出了用于说明根据本发明的半导体集成电路器件的基本功能结构的剖视图；图5是示出了用于说明根据本发明的半导体集成电路器件的原理的二极管性能图；图6是概念地示出了根据本发明的半导体集成电路器件的一个实施例的电路图；图7是示出了图6中所示的半导体集成电路器件的一个结构例子的电路图；图8是示出了图6中所示的半导体集成电路器件的另一个结构例子的电路图；图9是示出了根据本发明的半导体集成电路器件中的反相器部分的布局图形的一个实例图；图10是示出了具有多个反相器部分的半导体集成电路器件的一个实例的示意图，每个反相器部分与图9中所示的相同；图11是示出了10中所示的半导体集成电路器件的改进实例的示意图；图12是示出了具有多个反相器部分的半导体集成电路器件的另一实例的示意图，每个反相器部分与图9中所示的相同；图13是示出了图12中所示的半导体集成电路器件的修改实例的示意图；图14是示出了图12中所示的半导体集成电路器件的另一修改实例的示意图；图15是示出了应用本发明的半导体集成电路器件的一个实例的全部结构的框图；图16是示出了图15中所示的半导体集成电路器件的截面的示意图；图17是示出了应用本发明的半导体集成电路器件的另一实例的全部结构的框图；图18是示出了应用本发明的半导体集成电路器件的又一实例的部分结构的框图；图19是示出了应用本发明的半导体集成电路器件的另一结构实例的示意框图；图20A和20B是用于说明晶体管延迟时间的温度相关性的示图；图21是示出了用于说明根据本发明的半导体集成电路器件的操作的测量结果的示图(部分1)；图22A和22B是示出了用于说明根据本发明的半导体集成电路器件的操作的测量结果的示图(部分2)；图23是示出了用于说明根据本发明的半导体集成电路器件的操作的测量结果的示图(部分3)；以及图24是示出了用于说明根据本发明的半导体集成电路器件的操作的测量结果的示图(部分4)。
优选实施例的描述在详细描述根据本发明的半导体集成电路器件之前，首先参考附图描述现有技术半导体集成电路器件及其相关问题。
对于CMOS电路的高速低功率操作，近年来，将正向偏压施加到MOS晶体管的体(阱)的技术已引人注目。
具体地说，在现有技术中提出一种半导体集成电路器件(CMOS芯片)，通过在工作操作过程中施加正向体偏置FBB和在备用状态施加零体偏置ZBB实现高速工作和低功耗(例如，参见S.Narendra等，“1.1V 1GHZCommunications Router with On-Chip Body Bias 150nm CMOS”，ISSCC 2002/SESSION 16/HIGH SPEED I/O 16.4第270，271，466页，2002年2月5日)。
在现有技术中，提出一种半导体集成电路器件，其中，在温度变化时，通过相对于温度升高利用在不同掺杂扩散区之间形成的PN结的伏安特性，控制施加到MOS晶体管的正向体偏压，来防止大电流流动(例如，参见日本未审查专利，公开号No.2001-345424).
图1示出了现有技术半导体集成电路器件的一个例子的电路图；在此示出前者的主要部分的结构(“1.1V 1GHz Communications Router withOn-Chip Body Bias 150nm CMOS”)。在图1中，参考数字200是反相器部分(CMOS反相器)，201是P-沟道MOS晶体管(pMOS晶体管)，202是N-沟道MOS晶体管(nMOS晶体管)，203是阻抗器，204是偏压产生电路。而且，参考符号Vdd指高电位供给电压(高电位电源线)，Vss指低电位供给电压(低电位电源线)，Vbp指pMOS晶体管体偏压(施加到pMOS晶体管的N-沟道阱区(N-阱)的偏压)。在每个晶体管中，参考符号G指栅极，D指漏极，S指源极。而且，参考符号IN指反相器的输入，OUT指来自反相器的输出。
如图1所示，在现有技术半导体集成电路器件的一个实例中，体偏压Vbp(偏压产生电路204的输出电压)施加到pMOS晶体管201的N-阱(背栅)。这里，供给电压Vdd是，例如，1.1V，体偏压Vbp是Vdd-0.45V(例如0.55V)。
更具体地说，在图1所示的半导体集成电路器件中，在工作期间，例如，将Vdd-0.45V的正向体偏压Vbp施加到pMOS晶体管201的N-阱，在备用状态将零体偏压施加到pMOS晶体管201的N-阱(停止体偏压的施加)，由此在操作过程中由于减小了阈值电压(施加的正向体偏压)可以实现高速工作并且在备用状态可以减小功耗。提供阻抗器件203，以防止在温度升高时有过电流流动。
图2示出了现有技术半导体集成电路器件的另一个例子的电路图，在图2中，参考数字300是反相器部分，301是pMOS晶体管，302是nMOS晶体管，303和304是电流源，305和306是偏压产生电路。在图2中，参考符号Vbn指nMOS晶体管体偏压(施加到nMOS晶体管的P-沟道体(P-沟道阱区)的偏压)。
如图2所示，在现有技术半导体集成电路器件的另一个例子中，体偏压Vbp(偏压产生电路305的输出电压)经由电流源303施加到pMOS晶体管301的N-沟道阱区(N-阱背栅)，以及体偏压Vbn(偏压产生电路306的输出电压)经由电流源304施加到P-沟道阱区(p-阱背栅)。这里，pMOS晶体管体偏压Vbp是比高电位供给电压Vdd低一个规定电压的固定电压，同时nMOS晶体管体偏压Vbn是比低电位供给电压Vss高一个规定电压的固定电压。
更具体地说，在图2所示的半导体集成电路器件中，例如，通过相对于温度升高，利用p-扩散区和n-阱之间(p-阱和n+扩散区之间)的一个pn结和p+扩散区和n-阱之间(p-阱和n-扩散区之间)的另一个pn结的伏安特性，控制施加到MOS晶体管的正向体偏压，由此消除闭锁的可能性以及因此在温度变化时，防止大漏电流流动。
如上所述，现有技术提出一种结构，其中通过将体偏压施加到一个(多个)MOS晶体管的体(阱)，以高速驱动由CMOS电路构成的半导体集成电路器件，且具有低功耗。
但是，图1或2中所示的半导体集成电路器件具有芯片面积增大的问题，因为体电压产生电路需要提供一定量的电路，以产生正向体偏压(例如，约0.4至0.5V)。而且，作为正向体偏压必须设有一定程度的余量，通过尽可能减小晶体管阈值电压，体偏压保持为小的值，这些使之难以实现高速工作。
下面，描述根据本发明的半导体集成电路器件的基本功能结构。
图3示出了根据本发明的半导体集成电路器件的基本功能结构的电路图，图4是用于说明根据本发明的半导体集成电路器件的基本功能结构的剖视图。图3所示电路对应于图4所示的nMOS晶体管(2)部分。之后结合图4详细描述由pMOS晶体管1和nMOS晶体管2构成的反相器(CMOS反相器)。
在图3和4中，参考数字2是nMOS晶体管，4是电流源，21是二极管(寄生二极管)。在图4中，参考数字2a是导电电极，2b是绝缘膜，20是p-沟道半导体衬底(p-沟道阱)，20a是p+扩散区，20b和20c是n+扩散区。
如图3和4所示，nMOS晶体管2形成在p-沟道阱(p-阱)20中，包括n+扩散区(源极S)20b、n+扩散区(漏极D)20c、由绝缘膜2b隔开的导电电极2a(栅极G)。在常规pMOS晶体管中(反向体偏置晶体管)，低电位供给电压Vss经由p+扩散区(接触区)20a施加到p-阱20(nMOS晶体管2的背栅)，但是在本发明中，高电位供给电压Vdd经由电流源4施加到接触区(p+扩散区)20a。图3所示的二极管21形成在p-阱20和源极(S)20b之间。
根据本发明，用正向流入由p-阱20和源极S(n+扩散区20b)形成的二极管21的电流源4的输出电流(恒定电流)Ibn，产生体偏压Vbn。这里，电流Ibn与流过整个电路的电流，包括开关电流，相比设置为可忽略的小值(例如，该值等于或小于流过整个电路的电流的十分之一)。
图5是用于说明根据本发明的半导体集成电路器件的原理的二极管性能图。
如图5所示，二极管(21)在不同的温度(例如，在75℃，25℃，-25℃)表现出不同的伏安特性。在本发明中，当电流源4的恒定输出电流Ibn流入二极管21时，可以将每个温度时最大可能的体偏压施加到p-阱20。
亦即，在现有技术中，在将正向体偏压Vbn施加到p-阱20的情况下，由于例如考虑具体的半导体集成电路器件(例如，75℃通过允许某一余量)中限定的上限温度来进行设置，所以不可能通过尽量增加正向体偏压(Vbn)来减小晶体管(pMOS晶体管2)的阈值电压，结果难以使电路的工作速度最大化。
另一方面，根据本发明的半导体集成电路器件，电路的工作速度可以根据工作温度最大化。而且，根据本发明的半导体集成电路器件，由于是通过直接使用接触区将电流源的输出施加到阱(体)，并且通过使用由阱和源极(扩散区)形成的二极管产生体偏压，于是简化了电路结构并且可以减小芯片面积。而且，根据本发明的半导体集成电路器件，由于是通过电流源来调节用于产生正向体偏压的电流，所以与温度变化无关地来控制功耗(电流流过电路)。
下面，参考附图详细附图描述根据本发明的半导体集成电路器件的实施例。
图6是示出了根据本发明的半导体集成电路器件的一个实施例的概念电路图；这里示出了CMOS反相器部分。在图6中，参考数字1是pMOS晶体管，2是nMOS晶体管，11、12、21和22是二极管(寄生二极管)，3和4是电流源。
如图6所示和先前给出的图4所示，nMOS晶体管2形成在p-阱20中，包括源极S(n+扩散区20b)、漏极(n+扩散区20c)、以及由绝缘膜2b隔开的栅极G(导电电极2a)。同样，pMOS晶体管2形成在n-沟道阱(n-阱)10中，包括源极S(p+扩散区)10b、漏极D(p+扩散区)10c以及由绝缘膜1b隔开的栅极G(导电电极)1a。
在nMOS晶体管2中，耦接到高电位供给电压Vdd的电流源4连接到接触区(p+扩散区)20a，将正向电流Ibn流入由p-阱20和源极S(n+扩散区20b)形成的二极管21。随着电流Ibn流过二极管21，在p-阱20中产生规定的正向体偏压Vbn。这里，如早先参考图5所描述，体偏压Vbn根据工作温度转变为最佳电平。亦即，当工作温度高时(例如，75℃)，体偏压Vbn减小，晶体管阈值电压设置更高，同时当工作温度低时(例如，-25℃)，体偏压Vbn增加，晶体管阈值电压设置更低，因此用低阈值电压晶体管完全实现高速电路工作。
同样，在pMOS晶体管1中，耦接到低电位供给电压Vss的电流源3连接到接触区(n+扩散区)10a，正向电流Ibp流入由n-阱10和源极S(p+扩散区10b)形成的二极管11。随着电流Ibp流过二极管11，在n-阱10中产生规定的正向体偏压Vbp。这里，正如如上所述的nMOS晶体管2中的体偏压Vbn一样，pMOS晶体管1中的体偏压Vbp根据工作温度将转变为最佳电平。亦即，当工作温度升高时，体偏压Vbp增加，晶体管阈值电压设置更高，而当工作温度低时(例如，-25℃)，体偏压Vbp减小，晶体管阈值电压设置更低，因此用低阈值电压晶体管完全实现高速电路工作。
图7示出了图6所示的半导体集成电路器件的一个结构例子的电路图；这里示出了体偏置电路110(电流源3和4)的一个例子。
如图7所示，电流源4包括反相器41、nMOS晶体管40和42、以及pMOS晶体管43和44。当控制信号Cbn处于高电平“H”时，nMOS晶体管42导通，电流流入pMOS晶体管43，以及电流Ibn流过连接到电流镜结构中的pMOS晶体管43的pMOS晶体管44。亦即，当控制信号Cbn处于高电平“H”时，电流Ibn从高电位电源线(Vdd)经由pMOS晶体管44、p-阱20(Vbn)以及二极管21流入低电位电源线(VssnMOS晶体管2的源极)。这里，当控制信号Cbn处于高电平“H”时，nMOS晶体管40截止，因为由反相器41将其电平反相为低电平“L”的控制信号Cbn施加到nMOS晶体管40的栅极。
另一方面，当控制信号Cbn处于低电平“L”时，nMOS晶体管42截止，nMOS晶体管40导通，以便将低电位供给电压Vss施加到nMOS晶体管2的背栅极(p-阱20)。
同样，电流源3包括反相器31、pMOS晶体管30和32、以及nMOS晶体管33和34。当控制信号Cbp处于低电平“L”时，pMOS晶体管32导通，电流流到nMOS晶体管33，电流Ibp流过连接到电流镜结构中的nMOS晶体管33的nMOS晶体管34。亦即，当控制信号Cbp处于低电平“L”时，电流Ibp从高电位电源线(VddpMOS晶体管1的源极)经由二极管11、n-阱10(Vbp)和nMOS晶体管34流入低电位电源线(Vss)。这里，当控制信号Cbp处于低电平“L”时，pMOS晶体管30截止，因为其电平通过反相器31反相为高电平“H”的控制信号Cbp施加到pMOS晶体管30的栅极。
另一方面，当控制信号Cbp处于高电平“H”时，pMOS晶体管32截止，pMOS晶体管30导通，以便将高电位供给电压Vdd施加到pMOS晶体管1的背栅极(n-阱10)。
图8是示出了图6所示的半导体集成电路器件的另一结构例子的电路图；这里示出了体偏置电路110(电流源3和4)的另一个例子。
比较图8和图7可以明显看出，在该结构例子中，电流源4包括nMOS晶体管40和pMOS晶体管44，且当控制信号Cbn处于低电平“L”时，nMOS晶体管40截止，pMOS晶体管44导通，以便电流Ibn流过pMOS晶体管44。另一方面，当控制信号Cbn处于高电平“H”时，nMOS晶体管40导通，低电位供给电压Vss施加到nMOS晶体管2的背栅极(p-阱20)。
同样，电流源3包括nMOS晶体管34和pMOS晶体管30，当控制信号Cbp处于高电平“H”时，pMOS晶体管30截止，nMOS晶体管34导通，以便电流Ibp流过nMOS晶体管34。另一方面，当控制信号Cbp处于低电平“L”时，因为pMOS晶体管30导通，所以高电位供给电压Vdd施加到pMOS晶体管1的背栅极(n-阱10)。
如图所示，尽管图8中示出的体偏置电路110(电流源3和4)在电流源3和4的稳定性方面稍微次于图7示出的体偏置电路，但是图7的体偏置电路省去了nMOS晶体管33和42、pMOS晶体管32和43、以及反相器31和41，因此可以简化电路结构。在图8示出的电流源3和4中，控制信号Cbp和Cbn的逻辑电平与电路工作的关系与图7示出的电流源3和4中的控制信号Cbp和Cbn的逻辑电平与电路工作的关系相反。
如上所述，在图7或8的电路中，根据控制信号Cbn和Cbp的电平，分别控制体偏压Vbn和Vbp的产生。这里，控制信号Cbn和Cbp每个可以构成为1位信号。而且，例如每个电路块或每个功能电路仅需要提供体偏置电路110，如后所述，可以用简单的电路构成该电路，而不占用更大的芯片面积。应当理解电路结构不局限于图7或8示出的例子，而是可以以多种方式改进。
图9是示出了根据本发明的半导体集成电路器件中的反相器部分的布局图形的一个例子的示图，图10示出了具有多个反相器部分的半导体集成电路器件的一个例子的示意图，每个反相器部分与图9中示出的相同。
如图4和图6至9所示，偏压Vbn施加到nMOS晶体管2的p-阱20(接触区p+扩散区20a)，偏压Vbp施加到pMOS晶体管1的n-阱10(接触区；n+扩散区10a)。这些偏压Vbn和Vbp，例如，经由第一层中的金属线M12、M13和M11、M14分别连接到体偏置电路110。这里，例如，通过第二层中各自的金属线M21和M22，分别共同连接高电位电源线(Vdd)和低电位电源线(Vss)。
而且，如图9和10所示，例如，在每个电路块中整齐地布置栅极如多个反相器部分(CMOS图形)120、NAND部分121、异或(EOR)部分122，且将来自体偏置电路110的偏压(Vbn和Vbp)提供给各自的栅极120、121、122等。
图11是示出了图10所示的半导体集成电路器件的改进例子的示意图。
从图11和图10之间的比较明显看出，在改进的例子中，从体偏置电路110单独输出施加到到各自的逻辑栅(反相器部分120、NAND部分122、EOR部分122等)的偏压(Vbn1、Vbn2、Vbn3， ...，Vbp1、Vbp2、vbp3)。亦即，在图10的半导体集成电路器件中，仅仅从体偏置电路110输出一个偏压对Vbn、Vbp，但是在图11示出的改进例子中，从体偏置电路110输出多个偏压对Vbn1、Vbp1；Vbn2、Vbp2；Vbn3、Vbp3；...以便可以实现更精确的控制。
图12是示出了具有多个反相器部分的半导体集成电路器件的另一例子的示意图，每个反相器部分与图9中示出的相同；图13是示出了图12所示的半导体集成电路器件的改进例子的示意图；图14是示出了图12所示的半导体集成电路器件的另一改进例子的示意图。在图12至14示出的每个半导体集成电路器件中，通过计算每个逻辑栅(每个CMOS电路)的行方向上排列的pMOS晶体管和nMOS晶体管的排阵来控制偏压。在每个CMOS电路中，相同导电类型的晶体管(P沟道类型或N沟道类型)通常布置在行方向，除图14的实施例之外，以这种方式在两个相邻的CMOS电路中形成相同导电类型的晶体管，以至在两个CMOS电路之间在列方向上彼此邻近。更具体地说，在包括CMOS电路的半导体集成电路器件中，相同导电类型的阱区(n-阱或p-阱)共用于列方向上相邻的两个CMOS电路，且相同偏压施加到该相同导电类型的阱区。
图12中示出的半导体集成电路器件类似于图10和11中示出的半导体集成电路器件，但是是从不同角度来画出的；亦即，为形成半导体集成电路器件的标准单元块400提供一个体偏置电路110，在标准单元块400中，将来自体偏置电路110的偏压Vbp和Vbn分别施加到p-阱区和n-阱区。
在图13示出的半导体集成电路器件中，标准单元块400被分成多个(两个)组401和402，为各个单元组401和402提供体偏置电路411、412和421、422。这里，在图13示出的半导体集成电路器件中，为各个单元组401和402提供用于p-阱区的体偏置电路411和421以及用于n-阱区的体偏置电路412和422，以及通过从控制电路410提供的各个控制信号CSpa、CSpb以及CSna、CSnb控制体偏压Vbpa、Vbpb以及Vbna、Vbnb。
在图14示出的半导体集成电路器件中，彼此邻近地形成不同导电类型的晶体管；在此情况下，可以独立于其他区控制用于每个相邻区的体偏压。为标准单元块400的每一行提供体偏置电路430-1至430-n，通过从控制电路410提供的各个控制信号CS-1至CS-n控制体偏压Vbp-1、Vbn-1至Vbp-n、Vbn-n。
用这种方法，如需要，可以以不同的方式改进标准单元块和体偏置电路(以及控制电路)的布置。至于体偏置电路结构，可以完全应用图7或8示出的电路结构。
图15是示出了应用本发明的半导体集成电路器件的一个例子的整个结构的框图，在图15中，参考数字100是半导体集成电路器件(一个芯片IC)；101至103是电路块，亦即，101是CPU(中央处理器)，102是DSP(数字信号处理器)，103是其他电路块如逻辑电路、存储电路等；104是总线；105是功率控制单元；111至113是体偏置电路。
如图15所示，各个电路块101至103经由总线104互连，并在它们之间传送各种数据和信号。电路块101至103分别提供有体偏置电路111至113，体偏置电路111到113由来自功率控制单元105的控制信号控制，根据半导体集成电路器件100的操作状态仅仅为必要的电路块激活体偏置电路。这里，每个体偏置电路111至113可以使用参考7描述的电路结构构成，且根据从功率控制单元105提供的控制信号(“1”或“0”的一位控制信号)的电平，亦即，高电平“H”或低电平“L”，对其进行控制。
亦即，为各个电路块101至103提供尺寸小且结构简单的体偏置电路111至113，且根据操作状态分别由一位控制信号控制体偏置电路111的操作，这样还进一步减小功耗。
图16是示出了图15所示的半导体集成电路器件的截面的示意图。
如图16所示，例如，以三阱结构构成图15中示出的具有多个电路块101至103的半导体集成电路器件(一个芯片1C)，各个电路块(CPU101、DSP102、以及逻辑电路/存储电路103等)彼此电绝缘。用该结构，通过相应的体偏置电路111至113彼此独立地控制电路块101至103的操作。
图17是示出了应用本发明的半导体集成电路器件的另一例子的整个结构的框图。
如图17所示，CPU101包括寄存器131和体偏置电路111。根据寄存器131中存储的数据控制体偏置电路111。同样，DSP102包括寄存器132和体偏置电路112，根据存储在寄存器132中的数据控制体偏置电路112，以及逻辑电路/存储电路等103包括寄存器133和体偏置电路113，根据存储在寄存器132中的数据控制体偏置电路113。在CPU101上执行构成为软件模块的功率控制操作。具体地说，将软件模块取到CPU101的高速缓冲存储器或CPU101外部的存储器中。寄存器112和113连接到数据总线104，从CPU101通过数据总线104写入每个寄存器112、113的数据。根据该例子，可以容易地改变功率管理方案(功耗控制)，因此根据一个芯片IC100上运行的结构或应用容易地定制功率管理。
图18示出了应用本发明的半导体集成电路器件的又一例子的部分结构的框图；该图示出，例如，CPU1010(对应于图15中示出的CPU101)。
如图18所示，CPU1010包括多个功能块1110至1140，以及为各个功能块1110至1140提供体偏置电路1111至1141。更具体地说，为存储块1110提供存储块体偏置电路1111，为寄存器块1120和1130提供分别提供寄存器块体偏置电路1121和1131，为算术块1140提供算术块体偏置电路1141。体偏置电路1111至1141通过从控制电路1040提供的各个功能块控制信号控制相应的功能块1110至1140的体偏压(Vbp和vbn)。
以这种方法，通过对每个电路块(例如，CPU)中的每个功能块执行控制，可以更精确地控制体偏压(Vbp和vbn)，而不是如图15中对每个电路块例如CPU101和DSP102执行控制。
图19是示出了应用本发明的半导体集成电路器件的另一结构实例的示意框图。亦即，这里示意地示出了与选通时钟电路相结合的电路的一个例子。
如图19所示，在半导体集成电路器件中，分别用时钟信号CLK和控制信号CSA以及CSB之间的逻辑输出作为时钟，提供给电路块150中的电路A(153)和电路块160中的电路B(163)。更具体地说，例如，将“与”门171的输出信号给电路块150中的触发器152的时钟输入，控制信号CSA与时钟信号CLK在与门171中进行与操作，同时将“与”门172的输出信号提供给电路块160中的触发器162的时钟输入，控制信号CSB与时钟信号CLK在与门172中进行与操作。而且，电路块150设有由控制信号CSA控制的体偏置电路151；同样，电路块160设有由控制信号CSB控制的体偏置电路161。
亦即，为各个电路块150和160提供体偏置电路151和161，且用于选通时钟电路的控制信号CSA和CSB也用作体偏置电路151和161的控制信号。这些的效果是当不必操作各个电路块150和160时，不仅可以通过根据各个控制信号CSA和CSB停止待输入到各个触发器152和162的时钟来减小AC功率，而且还可以通过借助各个体偏置电路151和161控制体偏压来减小泄漏功率。
顺便提及，在低压CMOS电路的技术中，当温度增加时延迟减少是公知的。具体地说，在K.Kanda等的“Design Impact of Positive TemperatureDependence on Drain Current in Sub-l-v CMOS VLSI”，IEEE J.Solid-State Circuits，vol.36，No.10，pp.1559-1564，2001年10月，报道了当用低于ZTC(零温度系数)点的电压(例如，用低于0.7的0.5V电压)操作CMOS电路时，当温度增加时延迟减少，这不同于用高电源电压(例如3.3V)操作的情况。
图20A和20B是用于说明晶体管延迟时间的温度相关性的示图图20A示出流过二极管的电流Ib和产生的电压Vf之间的关系，图20B概念地示出本发明应用于用低压(例如，低于0.7V的电压)操作的CMOS电路情况。
在根据本发明的半导体集成电路器件中，例如，如图20A所示(或如参考图5所述)，当流过二极管的电流Ib(亦即，流过6和7中的二极管21的体偏置电流Ibn)保持恒定时，产生的电压Vf(体偏压Vbn)的值随温度的增高而减小。
结果，晶体管阈值电压Vth随温度增高而增加，如图20B所示。由此，当本发明应用于用低压操作的CMOS电路时，例如，低于0.7V，消除了(质量偏移)如上述引证的文献中(“Design Impact of Positive TemperatureDependence on Drain Current in Sub-l-V CMOS VLSI”)所述的随温度增高延迟减小的低压操作的CMOS电路的特性，并且相对于温度变化，可以保持电路工作速度的延迟恒定。
图21至24是示出了用于说明根据本发明的半导体集成电路器件的操作的测量结果的示图。
图21是在27℃下操作32位ALU(算术逻辑单元)时测量的延迟时间曲线图，延迟时间作为供给电压(vdd)的函数，用于将操作体偏置电路(ALU01/ACT)的情况与停止体偏置电路(ALU 01/STB)的情况相比较。
如图21可以看出，在供给电压Vdd从0.40V到1.00V的整个范围上，操作体偏置电路比停止偏置电路更有效地减小延迟时间。
图22A和22B示出了通过在各种供给电压Vdd(Vdd＝0.35，0.40，0.50，0.60，0.70，0.80，0.90，以及1.00V)下操作32位ALU，同时改变温度T测量的延迟时间图；图22A示出了操作(ALU 01/激活)体偏置电路的情况，图22B示出停止(ALU 01/备用)体偏置电路的情况。
如从图22A和22B之间的比较可以看出，操作体偏置电路比停止体偏置电路可以更有效地减小延迟时间，与供给电压Vdd或温度TEMP无关；具体，可以表明供给电压Vdd和工作温度TEMP越低，延迟时间减小的效果越明显。
图23示出当在各种温度(70℃，27℃以及-25℃)下操作32位ALU，同时改变供给电压Vdd时，获得的加速率(百分比)SP。这里获得加速率SP＝(1-ACT/STB)×100[％]。这里，ACT是体偏置电路操作时的延迟时间，STB是体偏置电路不操作时的延迟时间。
图24是根据控制信号Cbp和pMOS晶体管的n-阱(10)中的n-阱电压的最终变化产生体偏压的模拟图。
如图24可以看出，例如，当在时刻P0控制信号Cbp改变时(从低电平“L”变为高电平“H”参见图7)，图4中示出的n-阱10的电压电平立即下降，且在时刻p1固定为规定的电压(Vbn)，这意味着施加正向偏压。当控制信号Cbp从高电平“H”变为低电平“L”时，由于nMOS晶体管42截止，nMOS晶体管40导通，如参见图7所述，n-阱10的电压电平立即上升回到它原来的电平(Vss)。亦即，如图7所示，例如，体偏置电路110(电流源3)可以很快地响应控制信号Cbp(例如，1位信号)的改变。
如上面详细描述，根据本发明，可以提供一种具有体偏置电路的半导体集成电路器件，体偏置电路通过使用简单电路可以产生适当电平的正向体(阱)偏压。
可以设计本发明的多种不同的实施例，而不背离本发明的精神和范围，应当明白本发明不局限于在本说明书中描述的具体实施例，而由所附要求书限定。
权利要求
1.一种半导体集成电路器件，包括MISFET，具有第一导电类型(p+；n+)的源极(S)和漏极(D)以及栅极(G)，形成在第二导电类型(n；p)的阱(10；20)中；体偏置电路(110，111至1133；4；151，161)，通过使规定的电流(Ibp；Ibn)以正向流入由所述的阱(10；20)和所述的MISFET(1；2)的所述源极(S)形成的二极管(11；21)，在所述的阱(10；20)中产生电压(Vbp；Vbn)。
2.如权利要求1所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(101至103)；以及为每个所述的电路块(101至103)提供所述的体偏置电路(111至113)。
3.如权利要求2所述的半导体集成电路器件，还包括功率控制单元(105)，用于对于每一个相应的所述电路块(101至103)单独地控制所述体偏置电路(111至113)。
4.如权利要求2所述的半导体集成电路器件， 在CPU(101)上执行功率控制软件模块，并且对于每一个相应的所述电路块(101至103)单独地控制所述体偏置电路(111至113)。
5.如权利要求4所述的半导体集成电路器件，其中所述的每个电路块(101至103)包括寄存器(131至133)，并且根据存储在所述寄存器(131至133)中的数据来控制所述的每个体偏置电路(111至113)。
6.如权利要求5所述的半导体集成电路器件，其中所述的每个电路块(101至103)连接到数据总线(104)，通过所述数据总线(104)写入所述寄存器(131至133)的数据。
7.如权利要求1所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(150，160)；以及为每个所述的电路块(150，160)提供所述的体偏置电路(151，161)，并且通过为一个相应的所述电路块(150，160)产生的控制信号(CSA，CSB)来控制所述体偏置电路(151，161)。
8.如权利要求1所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(101至103；1010)；所述的电路块(1010)包括多个功能块(1110，1120，1130，1140)；以及为每个所述的功能块(1110，1120，1130，1140)提供所述的体偏置电路(1111，1121，1131，1141)。
9.如权利要求1所述的半导体集成电路器件，其中所述的半导体集成电路器件包括标准的单元块(400)；以及为所述标准单元块的每一行提供所述的体偏置电路(430-1至430-n)。
10.如权利要求1所述的半导体集成电路器件，其中所述的体偏置电路(110)包括在第一电源线(Vss；Vdd)和所述阱(10；20)的接触区(10a；20a)之间提供的电流源(3；4)，并且使所述的规定电流(Ibp；Ibn)经由所述的接触区(10a；20a)流入所述的二极管(11；21)。
11.如权利要求10所述的半导体集成电路器件，其中所述电流源(3；4)使用所述的第一电源线(Vss；Vdd)作为电源，产生所述的规定电流(Ibp；Ibn)。
12.如权利要求11所述的半导体集成电路器件，其中所述的电流源(3；4)包括电流源第一MISFET(32；42)，具有与所述的MISFET相同的极性，其栅极提供有控制信号(Cbp；Cbn)，其源极连接到第二电源线(Vdd；Vss)；电流源第二MISFET(33；43)，具有与所述的MISFET不同的极性，其源极连接到所述的第一电源线(Vss；Vdd)，其漏极和栅极连接到所述电流源第一MISFET(32；42)的漏极；以及电流源第三MISFET(34；44)，连接到电流镜结构中的所述电流源第二MISFET(33；43)，其漏极连接到所述的接触区(10a；20a)。
13.如权利要求12所述的半导体集成电路器件，其中所述的电流源(3；4)还包括电流源第四MISFET(30；40)，具有与所述MISFET(1；2)相同的极性，其栅极提供有反相的所述控制信号(Cbp；Cbn)，其源极连接到所述的接触区(10a；20a)，并且其漏极连接到所述的第二电源线(Vdd；Vss)。
14.如权利要求11所述的半导体集成电路器件，其中所述的电流源(3；4)包括电流源第五MISFET(34；44)，具有与所述的MISFET不同的极性，其栅极提供有控制信号(Cbp；Cbn)，并且其源极连接到所述第一电源线(Vss；Vdd)；以及电流源第六MISFET(30；40)，具有与所述的MISFET(1；2)相同的极性，其栅极提供有控制信号(Cbp；Cbn)，并且其源极连接到所述的接触区(10a；20a)，其漏极连接到第二电源线(Vdd；Vss)。
15.如权利要求1所述的半导体集成电路器件，其中通过以低电压操作所述的半导体集成电路器件，使操作延迟相对于温度的改变保持恒定，低电压时所述的半导体集成电路器件表现出随着温度升高漏电流增加而延迟减小的特性。
16.一种半导体集成电路器件，包括第一极性(p)的第一MISFET(1)，具有第一导电类型(p+)的源极(S)和漏极(D)以及栅极(G)，形成在第二导电类型(n)的第一阱(10)中；第二极性(n)的第二MISFET(2)，具有所述的第二导电类型(n+)的源极(S)和漏极(D)以及栅极(G)，形成在所述的第一导电类型(p)的第二阱(20)中；第一体偏置电路(110；111至113；3)，通过将规定的电流(Ibp)以正向流入由所述的第一阱和所述的第一MISFET(1)的所述源极形成的二极管(11)，在所述的第一阱(10)中产生电压(Vbp)；以及第二体偏置电路(110；111至113；4)，通过将规定的电流(Ibn)以正向流入由所述的第二阱和所述第二MISFET(2)的所述源极形成的二极管(21)，在所述的第二阱(20)中产生电压(Vbn)。
17.如权利要求16所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(101至103)；以及为每个所述的电路块(101至103)提供所述的第一和第二体偏置电路(3，4)。
18.如权利要求17所述的半导体集成电路器件，还包括功率控制单元(105)，对于每个相应的所述电路块(101至103)单独地控制所述第一和第二体偏置电路(3，4)。
19.如权利要求17所述的半导体集成电路器件，在CPU(101)上执行功率控制软件模块，并且相对于每个相应的所述电路块(101至103)单独地控制所述体偏置电路(111至113)。
20.如权利要求19所述的半导体集成电路器件，其中所述的每个电路块(101至103)包括寄存器(131至133)，并且根据存储在所述寄存器(131至133)中的数据来控制所述的每个体偏置电路(111至113)。
21.如权利要求20所述的半导体集成电路器件，其中所述的每个电路块(101至103)连接到数据总线(104)，通过所述的数据总线(104)写入所述的寄存器(131至133)的数据。
22.如权利要求16所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(150，160)；以及为每个所述的电路块(150，160)提供所述的第一和第二体偏置电路(3，4)，并且通过为一个相应的所述电路块(150，160)产生的控制信号(CSA，CSB)来控制体偏置电路(3，4)。
23.如权利要求16所述的半导体集成电路器件，其中所述的半导体集成电路器件(100)包括多个电路块(101至103；1010)；所述的电路块(1010)包括多个功能块(1110，1120，1130，1140)；以及为每个所述的功能块(1110，1120，1130，1140)提供所述的第一和第二体偏置电路(3，4)。
24.如权利要求16所述的半导体集成电路器件，其中所述的半导体集成电路器件包括标准单元块(400)以及为所述标准单元块的每一行提供所述的第一和第二体偏置电路(3，4)。
25.如权利要求16所述的半导体集成电路器件，其中所述的第一体偏置电路包括在第一电源线(Vss)和所述第一阱(10)的接触区(10a)之间提供的第一电流源(3)，并且使所述的规定电流(Ibp)经由所述的第一阱的所述接触区(10a)流入所述的二极管(11)；以及所述的第二体偏置电路包括在第二电源线(Vdd)和所述第二阱(20)的接触区(20a)之间提供的第二电流源(4)，并且使所述的规定电流(Ibn)经由所述的第二阱的所述接触区(20a)流入所述的第二二极管(21)。
26.如权利要求25所述的半导体集成电路器件，其中所述的第一电流源(3)使用所述的第一电源线(Vss)作为电源产生所述的规定电流(Ibp)，以及所述的第二电流源(4)使用所述的第二电源线(Vdd)作为电源产生所述的规定电流(Ibn)。
27.如权利要求26所述的半导体集成电路器件，其中所述的第一电流源(3)包括第一电流源第一MISFET(32)，具有与所述第一MISFET(1)相同的极性，其栅极提供有第一控制信号(Cbp)，其源极连接到所述的第二电源线(Vdd)；第一电流源第二MISFET(33)，具有与所述第一MISFET不同的极性，其源极连接到所述的第一电源线(Vss)，其漏极和栅极连接到所述第一电流源第一MISFET(32)的漏极；以及第一电流源第三MISFET(34)，连接到电流镜结构中的所述第一电流源第二MISFET(33)，其漏极连接到所述第一阱的所述接触区(10a)，以及所述的第二电流源(4)包括第二电流源第一MISFET(42)，具有与所述第二MISFET(2)相同的极性，其栅极提供有第二控制信号(Cbn)，其源极连接到所述的第一电源线(Vss)；第二电流源第二MISFET(43)，具有与所述第二MISFET(2)不同的极性，其源极连接到所述的第二电源线(Vdd)，其漏极和栅极连接到所述第二电流源第一MISFET(42)的漏极；以及第二电流源第三MISFET(44)，连接到电流镜结构中的所述第二电流源第二MISFET(43)，其漏极连接到所述第二阱的所述接触区(20a)。
28.如权利要求27所述的半导体集成电路器件，其中所述的第一电流源(3)还包括第一电流源第四MISFET(30)，具有与所述第一MISFET(1)相同的极性，其栅极提供有反相的所述第一控制信号(Cbp)，其源极连接到所述第一阱的所述接触区(10a)，其漏极连接到所述第二电源线(Vdd)；以及所述的第二电流源(4)还包括第二电流源第四MISFET(40)，具有与所述第二MISFET(2)相同的极性，其栅极提供有反相的所述第二控制信号(Cbn)，其源极连接到所述第二阱的所述接触区(20a)，其漏极连接到所述第一电源线(Vss)。
29.如权利要求26所述的半导体集成电路器件，其中所述的第一电流源(3)包括第一电流源第五MISFET(34)，具有与所述第一MISFET(1)不同的极性，其栅极提供有第一控制信号(Cbp)，其源极连接到所述第一电源线(vss)；以及第一电流源第六MISFET(30)，具有与所述第一MISFET(1)相同的极性，其栅极提供有所述的第一控制信号(Cbp)，其源极连接到所述第一阱的所述接触区(10a)，其漏极连接到所述的第二电源线(Vdd)，以及所述的第二电流源(4)包括第二电流源第五MISFET(44)，具有与所述的第二MISFET不同的极性，其栅极提供有第二控制信号(Cbn)，其源极连接到所述第二电源线(Vdd)；以及第二电流源第六MISFET(40)，具有与所述的第二MISFET(2)相同的极性，其栅极提供有所述第二控制信号(Cbn)，其源极连接到所述第二阱的所述接触区(20a)，其漏极连接到所述的第一电源线(Vss)。
30.如权利要求16所述的半导体集成电路器件，其中通过用低电压操作所述的半导体集成电路器件，使操作延迟相对于温度的改变保持恒定，低电压时所述的半导体集成电路装置显示出随着温度增加漏电流增加和延迟减小的特性。
全文摘要
一种半导体集成电路器件，具有MISFET(1；2)和体偏置电路(110，111至113∶3；4；151，161)。MISFET(1；2)具有第一导电类型(p+；n+)的源极(S)和漏极(D)以及栅极(G)，MISFET(1；2)形成在第二导电类型(n；p)的阱中(10；20)。体偏置电分路(110，111至113∶3；4；151，161)通过使规定的电流(Ibp；Ibn)以正向流入由阱(10；20)和MISFET的源极(S)形成的二极管(11；21)中，在阱(10；20)中产生电压(Vbp；Vbn)。
文档编号H03K19/003GK1476092SQ0314958
公开日2004年2月18日 申请日期2003年7月17日 优先权日2002年7月19日
发明者石桥孝一郎, 山下高广, 广 申请人:株式会社半导体理工学研究中心