专利名称：增强型和耗尽型AlGaN/GaN HFET的单片集成的制作方法
增强型和耗尽型AlGaN/GaN HFET的单片集成相关申请的交叉引用 本申请要求2005年11月29日提交的美国临时专利申请 60/740256以及2005年12月8日提交的美国临时专利申请60/748339 的优先权，通过引用将这两者结合于此。发明背景和概述本申请涉及用于增强和M型异质结场效应晶体管("HFET")的 单片集成的方法，具体来说，涉及采用这种单片集成制作氮化铝镓/ 氮化镓("A!GaN/GaN" )HFET。例如结合AlGaN/GaN的那些的III族氮化物("III-N")化合物半 导体拥有具有宽带隙、高击穿场以及大导热率的优点，它们可为异质 结构场效应晶体管的设计以及利用HFET的应用带来显著益处。由于 它们的高功率处理能力，AlGaN/GaNHFET可用于射频/微波功率放大 器和大功率开关。但是，采用AlGaN/GaNHFET的大多数功率放大器 和开关主要包含^型("D型")HFET作为构件块。由于D型HFET 是门限电压(Vth)为负值的晶体管，所以D型HFET需要正和负电压偏 置以导通和截止。如果增强型("E型")HFET可能变为可用，则对于 电路应用仅需要正电压电源，从而简化电路和降〗氐成本。此外，由于基于GaN的半导体材料的宽带隙，AlGaN/GaNHFET 能够高温工作(可能高达600。C),因而适用于高温集成电路，例如航空 和汽车应用中所需的集成电路。此外，对于基于HFET的逻辑电路， 直接耦合场效应晶体管逻辑("DCFL")以最简单的配置为特色。在 DCFL中，E型HFET用作驱动器，而D型HFET则用作负载。注意，在零栅极偏置时，D型HFET能够传导电流并称作"常通"，而对于E型HFET,晶体管不传导电流并称作"常断"。
图1说明采用薄AlGaN势垒层12、未掺杂GaN层18以及例如可 由蓝宝石、硅或碳化硅制作的衬底层20的E型HFET 10。借助于栅 极金属16与AlGaN势垒之间的肖特基势垒14,只要AlGaN势垒足 够薄，源极22与漏极24之间的沟道就能够在零栅极偏置时被夹断。 但是，以这种方式制作的E型HFET具有不良的性能特性，例如低跨 导、大导通电阻以及高拐点电压。这是由高接入电阻引起的。如图1 所示，由于薄AlGaN势垒，栅极与源极之间的接入区域还具有极低的 载流子密度。因此，接入区域也是E型的，它需要正偏置以导通。为 了产生具有低接入电阻的E型HFET,需要"自对准"制作工艺，其 中只有径直地在栅电极下方的沟道区域才是E型的。注意，不是自对 准的栅极需要交迭，这增加器件尺寸和杂散电容。
在E型AlGaN/GaN高电子迁移率晶体管("HEMT")的制作方面 已有若干尝试。注意，术语"HEMT"和"HFET"是同义的。两者都 是包含具有不同带隙的两种材料之间的结、如异质结构作为沟道的场 效应晶体管。这种异质结构的作用是建立其中费米能量高于导带的极 薄层，从而为沟道提供极低的电阻，例如"高电子迁移率"。如同其 它所有类型的FET—样，施加到栅极上的电压改变薄层的导电率。
利用薄AlGaN势垒(IO nm), Khan等人制作了具有23 mS/mm的 峰值跨导的E型HEMT。
Hu等人的"具有选择性生长的PN结栅极的增强型AlGaN/GaN HFET" (20加年4月，IEE Electronics Letters, Vol. 36, No.8，第753-754 页)报导了制作AlGaN/GaN系统中的E型HFET的另 一个尝试，通过 引用将它完整地结合于此。在这个文献中，采用选择性生长的P/N结 栅极。选择性生长的P型层能够提高沟道的电势，因而在零栅极偏置 时耗尽来自沟道的栽流子。但是，这种方法不是自对准的，并且仍然 没有解决大接入电阻的问题。
Moon等人报导了制作AlGaN/GaN系统中的E型HFET的另 一种尝试，他采用感应耦合等离子体反应离子蚀刻("ICP-RIE")来进行栅 极凹槽蚀刻。参见Jeong S.Moon等人的"亚微米增强型AJGaN/GaN HEMT，， (2002年6月，Digest of 60th Device Research Conference,笫 23-24页)，通过引用将其完整地结合于此。
Kumar等人采用类似方法。注意，栅极之下的AlGaN势垒可通过 凹槽蚀刻来变薄，门限电压则提升到正值。但是，ICP-RIE可能导致 对AlGaN势垒的严重损坏，并且产生增加的栅极漏电流。为了消除 ICP-RIE引起的损坏，凹槽蚀刻图案必须被消除，之后再进行高温(大 约700。C)退火。这样，4册极图案必须通过光刻法再次建立，这无法与 先前在栅极凹槽阶段所产生的凹槽蚀刻窗口准确对齐。因此，该过程 需要双重光刻或者对准，不是自对准的。为了确保凹槽窗口被栅电极 完全覆盖，栅电极需要大于凹槽窗口，从而得到更大的栅极尺寸，如 前面所述。与ICP-R正蚀刻相关的另一个问题是蚀刻深度的不良一致 性，i^t于集成电路是不合要求的，因为它严重影响门限电压的一致 性。
另一种方法采用栅极金属、例如铂("Pt")或钼("Mo")，它们 具有较大的功函数，并且具有与HI/V化合物半导体起反应的倾向。(功 函数表示当电子通过金属表面时释放电子所需的能量。)例如，基于 Pt的隐埋栅极技术以前用于实现E型砷化铟铝/砷化铟镓HFET。对于 AlGaN/GaN HFET， Endoh等人从具有基于Pt的栅电极的D型HFET 创建E型HFET。通过高温栅极退火，栅才及金属前端可制作成陷入 AlGaN势垒中，并且有效地减小势垒厚度并且^^门限电压升高为正 值 这种方法要求D型HFET具有已经接近零的门限电压，因为Pt 栅极的陷入深度受限制。但是，对于单片集成的E/D型HFET电路， 希望D型HFET(用作负栽)具有幅度更大的负门限电压。
授予MiroslavMicovic等人的标题为"高功率低噪声微波GaN异 质结构场效应晶体管"的美国专利申请20030218183 ^^开一种栅极凹 槽技术，作为制作E型HFET的一种现有加工技术。但是，在AlGaN/GaNHFET中，由于缺乏有效的湿式蚀刻4支术，凹槽蚀刻通过 千式蚀刻来进行。例如，如前面所提到的，ICP-RIE用于凹槽蚀刻， 其中伴随着器件的严重损坏和缺陷。
授予Yoshimi Yamashita等人的标题为"半导体器件及其制造方法，， 的美国专利申请2005059197公开一种利用把具有较大功函数的栅极 金属用于制作基于GaN的材料系统中的E型HFET的方法的技术。 但是，没有发现任何金属具有大于1电子伏特("eV")的功函数。因 此，为了采用Yamashita等人的方法制作E型HFET，需要已经呈现 更接近零伏特的门限电压的样本。这不适合于E型和D型HEMT的 集成，它们都是DCFL电路所需要的，
栅极凹槽技术还一直用来实现AlGaN/GaN异质结构中的E/D HFET的单片集成。如上所述，这种方法要求双llr才莫栅极工艺，与单 l务才莫栅极工艺相比，引入额外的加工步骤及成本。
要实现E/DHEMT集成中的高密度和高一致性，三维台面对光刻 和互连施加了严格限制。因此，如从商用GaAs MESFET集成电路的 成功发展看到的，需要一种平面工艺。
另外，由于缺乏P沟道AlGaN/GaN HEMT,与基于CMOS的相 似的电路配置目前无法实现。利用N沟道HEMT，如图1A所示、以 集成增强/耗尽型("E/D型")HEMT为特点的直接耦合场效应晶体管 ("FET")逻辑(DCFL)提供最简单的电路配置。
由于至今缺乏D型以及E型AlGaN/GaN HEMT的兼容集成工艺， Hussain等人进行折衷，并且使用全D型HEMT技术及緩冲FET逻辑 ("BFL")配置来实现反相器以及包括217个晶体管和两个负电压电 源的31级环形振荡器。
根椐低损坏基于Cl2的ICP-RIE技术，Mieovic等人应用两阶栅才及 凹槽蚀刻的技术，并采用等离子体增强化学汽相淀积("PECVD")生 长氮化硅作为栅极金属淀积掩模来制作E型GaN HEMT,它们与D 型GaN HEMT集成。对于具有0.15卞m栅极工艺的31级DCFL环形
8振荡器，它们在1.2 V的漏极偏压上显示127 ps/级的传播延迟。
增强型和W"型AlGaN/GaN HFET的单片集成
本申请提出具有D型和E型HFET的单片集成的器件、电路和系 统以及用于构建它们的方法。在一类实施例中，形成图案的等离子体 处理用于把固定电荷引入仅仅一部分器件的栅极下方的宽带隙材料 中。在这个实例中，D型HFET被定义而栅极下方的势垒层未经等离 子体处理，以及E型HFET被定义而栅极下方的势垒层经过等离子体 处理。
在各种实施例中，所公开的创新提供至少以下优点中的一个或多
个
允许用于实现DCFL或其它逻辑系列中的完整电路的增强型和 耗尽型AlGaN/GaN HEMT的单片集成。
*提供制作具有低导通电阻、低拐点电压和高非本征跨导的E/D 型AlGaN/GaN HEMT的自对准方法。
提供采用易获得的微电子制造设备来制造自对准E/D型HFET 的方法。
提供允许生产特别适合于高温数字电路应用的可再生产且稳定 的E/D型HEMT器件的方法。
规定允许DCFL电路中的大电源电压以改进噪声容限以及缩短 门延迟。
*提供大输入电压摆动以消除对于IC中的相邻级之间逻辑电平 调节的需要。
提供E/D型HEMT的平面集成而无需任何台面蚀刻或栅极凹槽 蚀刻。
附图简介
参照附图来描述本公开创新，附图示出本创新的重要示范实施例，并通过引用结合到其说明中，附图中 图1说明先有技术的E型HFET。 图1A说明用于E/D反相器的DCFL电路示意图。 图1B说明用于环形振荡器的DCFL电路。 图1C说明反相器的显微照片作为本创新的一个实施例。 图1D说明环形振荡器的显微照片作为本创新的一个实施例。 图2说明没有利用本创新的传统D型HEMT、 E型HEMT以及本
创新的 一个实施例的转移特性。
图3A至3F说明制作E型MGaN/GaN HFET的过程的一个实施例。
图4A说明E型AlGaN/GaN HFET的一个实施例的I-V输出特性。 图4B说明E型AIGaN/GaNHFET的一个实施例的Ig-Vg3特性。 图5说明E型AIGaN/GaN HFET的一个实施例的通过"SIMS" 所测量的氟离子浓度分布曲线。
图6说明注入氟离子之前本创新的一个实施例的截面。
图7说明各种实施例的通过"SIMS"所测量的氟离子浓度分布曲线。
图7A和图7B说明各种实施例的通过"SIMS"所测量的氟离子 浓度分布曲线。
图8A说明在不同的CF4等离子体处理条件之后的E型 AIGaN/GaN HFET的Ia对Vgs的转移特性。
图8B说明在不同的CF4等离子体处理条件之后的E型 AIGaN/GaN HFET的g加对Vgs的转移特性。
图9说明采用不同CF4等离子体处理的栅极肖特基二极管的所提 取势垒高度和理想因数。
图10说明各种E型AlGaN/GaN HFET的V也与等离子体功率和 处理时间的相关性。
图11说明AFM图像，说明在AlGaN层上的CF4等离子体处理的微小蚀刻效果。图12A说明各种E型AlGaN/GaN HFET实施例的DC Ij对Vgs转移特性。图12B说明各种E型AlGaN/GaN HFET实施例的DC g也对V伊 转移特性。图13说明一个E型AlGaN/GaNHFET实施例的DC输出特性。图14A说明E型AlGaN/GaN HFET的各种实施例的具有不同CF4 等离子体处理的反向以及正向栅极电流。图14B说明E型AlGaN/GaNHFET的各种实施例的具有不同CF4 等离子体处理的放大和正向栅极电流。图15说明ft和fmax与栅极偏置的相关性，其中Vds固定在12V。图16说明采用不同CF4等离子体处理的晶片上所测量ft和f皿x。图17A至17F说明制作E型Si3N4AlGaN/GaN MISHFET的一个 示范过程。图18说明示范DC输出特性。 图19A说明转移特性。 图19B说明栅极漏电流。 图20说明脉沖测量结果。 图21说明小信号RF特性。图22说明没有CF4等离子体处理的传统D型MGaN/GaN HEMT 的模拟导带图。图23说明具有CF4等离子体处理的E型AlGaN/GaN HEMT的模 拟导带图。图24说明没有CF4等离子体处理的传统D型AlGaN/GaN HEMT 以及具有CF4等离子体处理的E型AlGaN/GaN HEMT的电子浓度。图25说明根据本创新的反相器的E型和D型HEMT的单片集成 的工艺流程的 一个实施例。图26A至26F说明E型和D型HFET的单片集成的一个示范工艺流程。
图27说明单片集成的平面工艺流程。
图28说明E/D型HEMT的另一个示范工艺流程。
图29说明通过平面工艺制作的D-HEMT和E-HEMT的DC输出特性。
图30把平面工艺的转移特性与传统工艺的转移特性进行比较。 图31说明通过平面制作工艺所制作的E/D HEMT反相器的静态
电压转移特性。
图32说明 一个示范实施例中使用的HEMT的外延结构。
图33说明用于单片反相器的E型和D型HEMT的单片集成的集
成工艺流程。
图34说明反相器和环形振荡器的示范几何参数，
图35说明所公开的示范D型和E型AlGaN/GaN HEMT的DC I-V
转移特性及输出特性。
图36说明所制作E型和D型AlGaN/GaN HEMT的性能。
图37说明D型和E型HEMT的Ig-Vg特性以及在D型HEMT和
E型HEMT的栅电极之下的模拟导边带图。
图38说明传统E/D HEMT反相器的静态电压转移特性。
图39说明根据各种公开实施例、具有卩=6.7、 10、 25和50的
E/D HEMT反相器的静态电压转移特性。
图40说明具有不同卩值的反相器的噪声容限。
图41说明具有在不同电源电压上所测量的P = 10的E/D HEMT
反相器的静态电压转移特性。
图42说明对于具有P = 10的反相器、在不同的Vdd所測量的噪
声容限。
图43说明根据一个示范实施例、在Vdd-2.5V具有卩-10的反 相器的负载和输入电流。
图44说明具有在VDD - 3.5 V偏置的P = 10的17级环形振荡器的频谱，以及图45说明它的时域特性。图46说明一个电路实施例的传播延迟和功率延迟乘积与电源电 压的相关性。优选实施例的详细说明具体参照当前优选实施例(作为实例而不是限制)来描迷本申请的 大量创新理论.图3A至3F说明根振本发明的第一实施例制作增强型III氮化物 HFET的过程。图3A说明本创新的一个优选外延结构，在其中，参 考标号110、 120、 130和140表示衬底(例如蓝宝石、硅或SiC)、核化 层(低温生长GaN核化层、AlGaN或AlN)、高温生长GaN緩冲层以 及包括调制掺杂载流子供应层的AlxGa^N势垒层。下面描述一个实 施例的增强型III氮化物HFET的制造方法，台面隔离利用Cl2/He等 离子体干式蚀刻、然后是具有以850。C退火45秒的Ti、 Al、 Ni和Au 的源极/漏极欧姆接触形成160来形成，如图3B所示。随后，光致抗 烛剂170形成图案而曝光栅极窗口。然后，通过例如氟等离子体处理 或者氟离子注入，把氟离子加入AlxGa!.xN势垒层，如图3C所示。栅 电极180通过淀积和剥离Ni及Au在势垒层140上形成，如图3D所 示。此后，后栅极RTA在400-450。C进行10分钟。钝化层l卯在晶 片顶部生长，如图3E所示。最后，通过消除#~触焊盘上的钝化层的 部分打开接触焊盘，如图3F所示。实例l在Aix加n AIX 2000 HT金属有机化合物化学汽相淀积(MOCVD) 系统中在(0001)蓝宝石衬底上生长AlGaN/GaNHEMT结构，HEMT结 构由低温GaN核化层、2.5-m厚的无意识掺杂GaN緩冲层以及具有标 称30% Al成分的AlGaN势垒层组成。势垒层由3-rnn未掺杂隔离片、 以2.5 x 1018 cm^掺杂的15-nm栽流子供应层以及2-卿未掺杂覆盖层 组成。结构的室温霍尔测量得到1.3 x 10"cn^的电子片密度以及100013cm2/Vs的电子迁移率。器件台面利用STS ICP-RIE系统中的Cl2/He 等离子体干式蚀刻、然后是具有以S50。C退火45秒的Ti/Al/Ni/Au的 源极/漏极欧姆接触形成来形成。欧姆接触电阻通常被测量为0.8 ohm-mm。
在通过接触光刻打开具有1 nm长度的栅极窗口之后，样本在RIE 系统中通过CF4等离子体以150 W的RF等离子体功率处理150秒。 处理的压力通常为50mTorr。经由该处理这样加入的氟离子的典型深 度分布曲线为高斯的，以及氟浓度从峰值下降一个数量级时的典型深 度是20nm。注意，离子注入是加入氟离子的另一种方法，并且估计 将需要大约10KeV的能量。
随后执行Ni/Au电子束蒸发和剥离以形成栅电极。等离子体处理 的栅极区和栅电极自对准。后栅极RTA在400。C进行10分钟。这个 RTA温度经过选择，因为在高于500。C的温度的RTA可能使栅极肖特 基接触和源才5y漏极欧姆接触都降级。器件具有Lsg-l nm的源-栅极间 隔以及Lgd-2nm的栅-漏极间隔。D型HEMT也在相同的样本上制作， 而没有对栅极区进行等离子体处理。
图2说明D型以及E型(后栅极退火之前及之后)AlGaN/GaN HEMT的转移特性。把V也定义为漏极电流的线性外插在峰值跨导(^0 点的栅极偏置截距，E型器件的Vth确定为0.9V,而D型器件的Vth 为-4.0V。高于4V的Vth移位通过等离子体处理来实现。在Vgs-O处， 跨导达到零，表明真实的E型操作。漏极电流被完全夹断，并且在 Vds = 6V时显示28 )iA/mm的泄漏，即对于E型AlGaN/GaN HEMT 最近报告的最小值。峰值gm分别对于D型HEMT为151 mS/mm以及 对于E型HEMT为148 mS/mm。最大漏极电流(I,)对于E型HEMT 在3 V的栅极偏置(Vgs)时达到313 mA/mm。在RTA之前及之后的E 型器件的电流-电压(I-V)特性的比较表明，以400°C进行10分钟的RTA 在恢复等离子体处理期间引起的损坏以及实现高电流密度和跨导方 面起重要作用。图4A说明RTA过程之前和之后的E型器件的输出曲线。在RTA之后没有观察到门限电压的变化。在2.5V的Vgs，以400°C 进行的RTA之后的E型器件的饱和漏极电流(247 mA/mm)比RTA之 前的(133 mA/mm)高85%，以及具有RTA的E型器件的拐点电压为 2.2V，其中漏极电流为95%的饱和漏极电流。在Vgs-0V的截止状态 漏极击穿电压大于80V，表明与D型HEMT中所观察的相比没有降 级。图4B说明这三个器件的Ig/VgS曲线。对于E型HEMT实现更低 的栅极漏电流，特别是在RTA之后。为了研究通过CRj等离子体处理的Vth移位的机制，对伴随的样 本进行二次离子质镨(SMS)测量，以便监测CF4等离子体处理的 AlGaN/GaN材料的原子组成变化。除了 Al、 Ga和N之外，在等离子 体处理后的样本中检测到大量氟原子。图5说明以150W的CF4等离 子体功率处理2.5分钟的样本的氟原子浓度分布曲线。氟原子的浓度 在AlGaN表面附近最高，并在沟道中下降一个数量级。可以推断，通 过CF4等离子体所产生的氟离子被加入样本表面，与作为开发用于实 现先进硅技术中的超浅结的技术的等离子体浸入离子注入("Pill") 的效杲相似。由于氟离子的强负电性，加入的氟离子可在AlGaN势垒 中提供固定的负电荷并且有效地M沟道中的电子。随着足够的氟离 子被加入AlGaN势垒，D型HEMT可转换为E型HEMT。 CF4等离 子体处理可产生大至4,9 V的门限电压移位。在以400。C进行10分钟 的RTA之后，AlGaN表面附近的峰值氟原子浓度没有改变，而 AlGaN/GaN界面周围则遇到更明显的降低。但是应当注意，来自不同 行程的SIMS测量结果由于缺乏参考标准而没有提供精确的定量比 较。然而，在RTA之前和之后的Vth的小变化表明，被加入AlGaN势 垒的氟离子的总数在RTA之前和之后接近常数，而等离子体损坏则通 过RTA得到较大的恢复。E型HEMT的较低栅极反向漏电流可归因 于由于氟离子加入而引起的AlGaN层的向上能带弯曲。在RTA过程 之后，CF4所引起的金属和AlGaN的界面上的缺陷被恢复，从而产生 对栅极漏电流的进一步抑制。从对于形成图案的样本进行的原子力显微术("AFM")测量中观察到，等离子体处理仅产生整个AlGaN势垒 层(20 nm厚)的0.8 rnn的减小。
从0.1至39.1 GHz测量D型和E型AlGaN/GaN HEMT的晶片上 小信号RF特性。具有1 pm长栅极的两种类型的器件的电流增益和最 大稳定增益/最大可用增益(MSG/MAG)作为频率的函数从所测量S参 数中得出，如图5所示。在Vds-12和Vgs-l.9 V处,对于E型AlGaN/GaN HEMT获得10.1 GHz的电流增益截止频率(/"r)以及34.3 GHz的功率增 益截止频率(/k4》，略小于它的D型对应物，后者的在12V的漏极偏 置和-3V的栅极偏置上分别测量为13.1和37.1 GHz。
本创新的一个优点在于，具有净皮加入势垒层的氟离子的E型HFET 可经受与更大输入电压摆动对应的更大栅极偏置(> 3V)。
热可靠性测试也已经表明，AlGaN势垒中的氟离子加入一直到 700。C都是稳定的。但是，由镍制作的肖特基接触仅在500。C以下才 是稳定的。因此，应用温度范围高达500°C，除非采用另一种肖特基 接触技术。鴒栅极是一种可能的候选者。
在图7中，说明通过SIMS测量的不同后栅极RTA对AlGaN/GaN 异质结构中的氟原子分布的影响。未处理器件用作参考。
可以发现，通过CF4等离子体处理被加入AlGaN势垒层的氟离子 可有效地使门限电压正向移位。AlGaN层中的氟离子的加入通过二次 离子质谱(SIMS)测量来确认，如图7所示。在CF4等离子体处理中， 氟离子在RF功率所才荚拟的自建电场中,支注入AlGaN/GaN异质结构。
从图7所示的结果中还得出，注入的氟离子一直到700。C都在 AlGaN层中具有良好的热稳定性。应当注意，虽然氟离子的存在;f皮确 定为门限电压移位的原因，但是不清楚氟离子占据什么位置，是填隙 还是替位。已经对于CF4等离子体所处理的HEMT样本进行深能级瞬 态光谱学("DLTS")。裙>入AlGaN势垒的氟离子看来引入低于导带 最小值至少1.8eV的深能级状态。因此，氟离子被认为在AlGaN中引 入类似带负电荷受主的深能级。注意，在例如图7的SMS图表中，难以从SIMS测量中进行浓 度的精确计算，因为不知道射束大小。但是，4艮椐带结构和门限电压 计算，F浓度的峰值可能高到大约1 x 20 cnT3。在图7A中，说明通过SIMS测量的未经RTA的不同等离子体功 率级对于AlGaN/GaN异质结构中的氟原子分布的影响。注意，200W和400W线条表明AlGaN/GaN界面之间的界面上的 "凸起(bump)"。在加入过程中，氟离子可能填充表面或界面状态(或 "阱")，产生"反常停止"。因此，这表明在界面上存在更多阱。此 外，600W和800W线条没有表明凸起，很可能是因为更大的穿透深 度和整体浓度。未处理的器件用作参考。在图7B中，说明通过SMS测量的对于 RTA采用600W的固定功率的不同后栅极处理温度对AlGaN/GaN异 质结构中的氟原子分布的影响。未处理的器件用作参考。注意，700°C 及以下的AlGaN中的分布显示根Dt的常规效果,但是AlGaN层中的 分布似乎反映极为不同的扩散率(或者可能的其它某种激活能量效 果)。因此，数据表明，氟离子在AlGaN中比在GaN中更稳定。此外， 结合能可能更高，以及氟相关的能态在AlGaN中比在GaN中低于导 带的程度更大。还研究了对于等离子体处理参数的敏感度。通过应用不同的CF4 等离子体功率和处理时间以不同的Vth值来制作器件。采用五种不同 的组合100 W、 60秒，150 W、 20秒，150 W、 60秒，150 W、 150 秒以及200 W、 60秒。为了进行比较，未经CF4处理的HEMT也在相 同的样本上并且在相同的加工过程中制作。所有器件未经钝化，以便 避免钝化层引起的任何混乱，它可能改变AlGaN层的应力并且改变压 电极化。所有HEMT器件具有1 nm的栅极长度、Ls『lnm的源-栅极 间隔以及Lgf2nm的栅-漏极间隔。制作的器件的DC电流-电压(I-V) 特性采用HP4156A^t分析仪来测量。转移特性和跨导(^n)特性分别 如图8A和图8B所示。采取传统的HEMT(即未经CF4等离子体处理)作为基线器件，所有其它CF4等离子体处理的HEMT的门限电压移向 正方向。把Vth定义为在峰值跨导&m)点的漏极电流的线性外插的栅极 偏置截距，所有器件的Vth在图9中提取并列出。对于传统的HEMT， Vth为-4 V。对于通过CF4等离子体以150 W处理150秒的HEMT, Vth为0.9V,它对应于E型HEMT。实现4.9V的最大V也移位，为了 进一步揭示CF4等离子体处理的效果，V也与CF4等离子体处理时间以 及RF功率的相关性在图IO中绘出曲线。随着等离子体功率增大以及 采用更长的处理时间，实现Vth的更大移位。随着等离子体处理时间 的增加，更多氟离子被注入AlGaN层。增大的氟离子浓度导致沟道中 减小的电子密度，并且引起V也的正移位。当等离子体功率增大时， 氟离子获得更高能量，以及氟离子流量因CF4的增强电离速率而增大。 采用更高的能量，氟离子可达到更接近沟道的更深的深度。氟离子越 接近沟道，则它们在耗尽2DEG时更有效，并且实现Vth的更大移位。 增大的氟离子流量对Vth具有与通过提高AlGaN层中的氟原子浓度的 等离子体处理时间的增加相同的效果。应当注意，准线性V也对时间 以及V也对功率关系表明MGaN/GaN HEMT的V仇的准确控制的可能性。虽然Vth通过CF4等离子体处理被移位，但是gm没有降级。如图犯所示，所有器件的最大"处于149-166mS/mm的范围内，除了以 150W处理60秒的器件之外，它具有186mS/mm的更高峰值"。猜 想这个奇异点由外延生长中的非一致性引起。通过对CF4处理的形成 图案的样本(其中，样本的一部分被处理，并除止其它部分经过等离子 体处理)进行的AFM测量来确定，CF4等离子体处理仅产生小于1 nm 的AlGaN厚度减小，如图11所示。因此，接近恒定的跨导表明，根 据本创新，在器件制作中保持沟道中的2DEG迁移率。保持跨导的一 个关键步骤是后栅极退火过程。通过后栅极退火恢复等离子体引起的损坏如前面所述，等离子体通常引起损坏，并产生半导体材料中的缺 陷，因而使栽流子的迁移率降级。RTA是一种修复这些损坏并恢复迁移率的有效方法。在CF4等离子体处理的AlGaN/GaN HEM丁中，漏 极电流和跨导降级就在等离子体处理之后发生。在图12A和图12B中， 绘制了在RTA(400。C， 10分钟)之前和之后在未处理器件和已处理器 件(200W, 60秒)上测量的漏极电流和跨导的曲线。图13比较RTA之 前和之后的已处理器件的输出特性。在已处理器件中RTA之后，漏极 电流高76%,以及跨导高51%。 RTA过程可恢复等离子体处理后的器 件的迁移率降级的大部分，而对传统的未处理器件表现出不明显影 响。因此，CF4等离子体处理的器件中的Id和gm的恢复是在这个RTA 条件上的2DEG迁移率的有效恢复的结果。与在凹槽栅极的情况中恢 复由基于氯的ICP-RIE所产生的损坏所需的700°C的较高退火温度相 比，这个较低的RTA温度表明CF4等离子体处理产生比基于氯的 ICP-RIE更低的损坏。它还使RTA过程能够在栅极淀积之后进行，从 而实现自对准工艺的目标。如果采用Vth的先前定义，则CEt等离子 体处理的器件的Vth在RTA之后似乎从0,03V移位到-0.29V。当图12B 所示的gm的起始点或者图12A的插入图所示的对数标度上的Id的起 始点用作评估Vth的标准时，CF4等离子体处理后的器件的V也在RTA 之后没有改变。Vth的良好热稳定性与先前所述的AlGaN层中的氟原 子的良好热稳定性一致。AIGaN/GaNHEMT始终呈现远远高于热离子发射("TE")模型的 理论预测值的反向栅极漏电流。较高的栅极电流使器件的噪声性能降 级，并且提高待机功耗。具体来说，正向栅极电流限制栅极输入电压 摆动，因而限制最大漏极电流。已经尝试其它方式来抑制AlGaN/GaN HEMT的栅极电流。这些努力包括采用具有较高功函数的栅极金属、 采用铜、修改HEMT结构(例如添加GaN覆盖层)或者转向金属绝缘体 半导体异质结构场效应晶体管(MISHFET)。在本创新的CF4等离子体 处理的AlGaN/GaN HEMT中，可实现反向以及正向偏置区中的栅极 电流的抑制。栅极电流抑制表明与CF4等离子体处理条件的相关性。图14A和图14B说明釆用不同的CF4等离子体处理的AlGaN/GaN HEMT的栅极电流。图14B是正向栅极偏置区的放大曲线。在反向偏 置区中，与未经CF4等离子体处理的传统HEMT相比，所有CF4等离 子体处理的AlGaN/GaN HEMT的栅极漏电流减小。在Vg=-20V，栅 极漏电流从传统HEMT的1.2x 10—2A/mm到以200W等离子体处理60 秒的AlGaN/GaN HEMT的7x10—7A/mm下降超过四个数量级。在正向 区中，所有CF4等离子体处理的AlGaN/GaN HEMT的栅极电流也减 小 因此，栅极肖特基二极管的导通电压扩展，以及栅极输入电压摆 动增加。采用lmA/mm作为标准，栅极肖特基二极管的导通电压从传 统HEMT的IV增加到以200 W经60秒的CF4等离子体处理的 AlGaN/GaN HEMT的1.75 V。
CF4等离子体处理的AlGaN/GaN HEMT中的栅极漏电流的抑制可 说明如下。在CF4等离子体处理中，氟离子^皮加入AlGaN层。具有强 负电性的这些离子用作固定负电荷，它们因静电感应效应而引起 AlGaN势垒层中的向上导带弯曲。因此，形成如图23所示的附加势
垒高度①f,以及有效金属半导体势垒高度从①b增加到①b+①f。这种
增加的势垒高度可有效地抑制反向以及正向偏置区中的栅极肖特基 二极管电流。釆用更高的等离子体功率和更长的处理时间，AlGaN层 中的氟离子浓度增加，以及有效势垒高度进一步提高，从而产生更显 著的栅极电流抑制。在图9中，详细说明通过利用TE模型从测量的 栅极电流的正向区提取的有效势垒高度和理想因数。传统HEMT的有 效势垒高度为0.4eV,而对于以200 W进行60秒的CF4等离子体处理 的HEMT,有效势垒高度增加到0.9eV。 CF4等离子体处理的HEMT 的有效势垒高度还显示随等离子体功率和处理时间增加的趋势，除了 以150W处理20秒的HEMT之外，它具有较高的有效势垒高度。这 个例外祐j人为是由于加工变化引起的。所提取有效势垒高度远远低于 理论预测值和很大的理想因数(>2.4)的事实表明，制作的AlGaN/GaN HEMT的栅极电流不是由TE机制而是由其它机制、如垂直隧穿、表
20面势垒细化以及阱辅助隧穿来控制的。因此，通过利用TE模型提取
的势垒高度和理想因数不准确。然而，它们提供用于说明CRt等离子
体处理的AlGaN/GaN HEMT中的栅极电流抑制的机制的充分定性信 台
动态I-V特性通过利用Accent DIVA D265系统研究CF4等离子体 处理对漏极电流扩散的影响来进行。脉冲宽度为0.2ns,并且脉冲间隔 为1 ms。静点处于略( 0.5V)低于夹断的VGS，且Vds-15V。与静态 I-V特性相比，传统D型HEMT的最大漏极电流降低63%,而采用以 150 W进行150秒的CF4等离子体处理的E型HEMT的最大漏极电流 降低6%。
E型HEMT的漏极电流下降的减轻可能是由静点的提高的栅极偏 置引起的(对于E型HEMT， VGS=OV,对于D型HEMT, VGS=>4.5V)。 RF小信号特性
制作的AlGaN/GaN HEMT的晶片上小信号RF特性描述利用 Cascade微波探针和Agilent 8722ES网络分析仪在0.1-39.1GHz的频率 范围上进行。采用假焊盘的S参数来执行开放焊盘解嵌，以便消除探 测焊盘的寄生电容。具有1拜长的栅极的所有器件的电流增益和最 大稳定增益/最大可用增益(MSG/MAG)作为频率的函数从解嵌S参数 中得出。电流截止频率(/0和最大振荡频率(/U)以单位增益从电流增益
和MSG/MAG中提取。已经观察到，本征ft和fmax在没有解嵌过程时
一般比非本征的高10-15%。对于E型HEMT,/t和/m欲与栅极偏置的
相关性如图15所示。/t以及/max在低和高栅极偏置上都比较恒定，表
明良好线性度。图16列出所有样本的/t和/^。对于传统的HEMT, /t和/皿为13.1和37.1GHz,而对于CF4等离子体处理的HEMT,, 和/皿近似为10和34GHz,略低于传统的HEMT,但是除以150W处 理60秒的HEMT之外。150W/60秒的器件中的这个较高的,和/max
与之前提供的较高的"一致，并且归因于材料不一致性和加工变化。
CF4等离子体处理的HEMT中略低的/t和/max表明，以400。C进行的后栅极RTA可有效地恢复通过等离子体处理而降级的2DEG迁移率， 但恢复小于100°/。。我们建议，需要RTA温度和时间的优化来进一步 改进2DEG迁移率，同时没有使栅极肖特基接触降级。 MISHFET
在另一个实施例中，E型Si3N4/AlGaN/GaN MISHFET采用两级 Si3N4过程来构建，它以栅极之下的Si3N4薄层(15nm)以及接入区中的 Si3N4厚层(大约125nm)为特色。基于氟的等离子体处理用于把器件从 D型转换到E型。具有l-nm长栅极覆盖面积的E型MISHFET呈现 2V的门限电压、6.8V(与E型MGaN/GaN HEMT中实现的大约3V进 行比较)的正向导通栅极偏置以及420mA/mm的最大电流密度。
这个实例中使用的AlGaN/GaN HFET结构在Aixtron AIX 2000 HT MOCVD系统中的(0001)蓝宝石衬底上生长。HFET结构由50-nm 厚的低温GaN核化层、2.5卞m厚的无意识掺杂GaN緩冲层以及具有 标称30% AJ成分的AlGaN势垒层组成。势垒层由3-nm未掺杂隔离 片、以2xl018 cm^掺杂的16-nm载流子供应层以及2-nm未掺杂覆盖 层组成。水4M果针进行的电容-电压("C-V")测量对于这个样本产生 -4V的初始门限电压。加工流程如图17A至17F所示。器件台面利用 STS ICP-R正系统中的CVHe等离子体干式蚀刻、然后是具有以850°C 退火30秒的Ti/Al/Ni/Au(20 nm/150 nm/50 nm/80 nm)的源^l/漏极欧姆 接触形成来形成，如图17A所示。然后，第一Si3N4层(大约125 nm) 通过等离子体增强化学汽相淀积(PECVD)淀积到样本上，如图17B所 示。在通过光刻打开具有l卞m长度的栅极窗口之后，样本放在RIE 系统中经过CF4等离子体处理，它在AlGaN中消除Si3N4和加入氟离 子。等离子体的RF功率为150W,如图17C所示。气流被控制为150 sccm，以及总蚀刻和处理时间是190秒。在消除光致抗蚀剂之后，笫 二 Si3N4薄膜(大约15 nm)通过PECVD被淀积以便形成栅极金属与 AlGaN之间的绝缘层，如图17D所示。随后，Si3N4层^皮形成图案和 蚀刻，以便在源极和漏极欧姆接触区域中打开窗口 ，如图17E所示。然后，2卞m长的栅电极通过光刻、然后是Ni/Au( 50 nm/300 nm)的电 子束蒸发和剥离来定义，如图17F所示。为了确保栅电极覆盖整个等 离子体处理区域，金属栅极长度(2 ixm)被选择为大于已处理栅极区(l Mm)，从而产生T栅极配置。悬于源/漏极接入区域中的栅极通过厚 SisN4层与AlGaN层绝缘，使栅极电容保持在低水平。最后，整个样 本以400°C退火10分钟，以便修复AlGaN势垒和沟道中的等离子体 引起的损坏。从栅极的底部进行测量，栅极-源极和栅极-漏极间隔均 为1.5 nm。对于dc测试采用10 nm的栅极宽度以及对于RF特征描述 采用100 pm的栅极宽度来设计E型MISHFET。所构建的器件则被表征。在图18中绘制了 E型MSHFET的DC 输出特性。在Vgs-7V，器件呈现大约420mA/mm的峰值电流密度、 大约5.67Q'mni的导通电阻以及大约3.3V的拐点电压。图19A说明 具有lxlO卞m栅极尺寸的相同器件的转移特性。可以看到，Vth大约 为2V，表明通过插入Si3N4绝缘体和等离子体处理实现的Vth的6-V 移位(与传统的D型HFET进行比较)。峰值跨导gm大约为125 mS/mm。 图19B说明负偏置以及正向偏置时的栅极漏电流。栅极的正向偏置导 通电压大约为6.8V，提供比E型HFET大得多的栅极偏置摆动。采用 0.2 |is的脉冲长度和1 ms的脉沖间隔对具有1 x 100卞m栅极尺寸的E 型MSHFET进行脉沖测量。静态偏置点选择在Vos^OV(低于V也)和 VDS=20V。图20表明，脉冲峰值电流高于静态的，表明器件中没有电 流崩塌。具有100卞m栅极宽度的大器件的静态最大电流密度大约为 330 mA/mm，小于具有10卞m栅极宽度的器件(大约420 mA/mm)。较 大器件中的较低峰值电流密度是由于降低电流密度的自动加热效应 引起的。由于在》^沖测量期间出现极小自动加热，因此，100卞m宽的 器件的最大电流可达到与l(Him宽的器件相同的电平。晶片上小信号 RF特性从0.1至39.1GHz在VDS=10V对100卞m宽的E型MISHFET 执行。如图21所示，最大电流增益截止频率(fr)和功率增益截止频率 (fmflx)分别为13.3和23.3GHz。当栅极偏置为7V时，小信号RF性能没有明显降级，其中具有13.1GHz的fr和20.7GHz的f皿，表明Si3N4 绝缘体提供栅极金属与半导体之间的良好绝缘。 模型
为本创新的一部分开发了理论表征模型。对于具有硅调制掺杂层 的传统AlGaN/GaN HEMT，如图7所示，在计算HEMT门限电压时 需要考虑极化电荷。通过考虑电荷极化、表面和緩沖阱的效应从一般 使用的公式进行修改，AlGaN/GaN HEMT的门限电压可表示为
其中参数定义如下 怖是金属半导体肖特基势垒高度。
(7是在势垒-AlGaNZGaN界面上的总净(自发的以及压电的)极化电
荷'
cbiAlGaN势垒层厚度。 A^(勾是硅掺杂浓度。
A5"c是在AlGaN/GaN异质结构上的导带偏移。 丑yo是GaN沟道的本征费米能级与导带边缘之间的差。 s是AlGaN的介电常数。
Ma是每个单位面积的净电荷表面阱。 M是每个单位面积的有效净电荷緩冲阱。
Cfc是每个单位面积的有效緩冲-沟道电容。
等式(l)中的最后两项分别描i4^面阱和緩沖阱的效应。AlGaN表 面处于x-O,以及指向沟道的方向为集成的正方向。为了表示以上所 述的器件，固定负电荷被引入栅极之下的AlGaN势垒层。由于静电感 应，这些固定负电荷可耗尽沟道中的2DEG，提高能带，因而调制V也。 包括AlGaN势垒中限定的负电荷的效应，从等式(l)修改的门限电压
& I CJ
抄表示为<formula>formula see original document page 25</formula>; 正电荷分布曲线JVsi(x)由净电荷分布Wsi(x)- WF (;c)代替，其中WF (X) 为带负电荷氟离子的浓度。表面阱密度(Ag可通过等离子体处理来修 改。通过应用泊;^方程和费米-迪拉克统计，才莫拟由带有和没有^皮加入 AlGaN层的氟离子的AlGaN/GaN HEMT结构的导带分布曲线和电子 分布来组成。两种结构都具有相同的外延结构，如图7所示。对于加 入氟离子的HEMT结构，带负电荷氟离子的分布曲线从通过CF4等离 子体以150 W处理150秒并转换为E型HEMT的AlGaN/GaN HEMT 结构的氟原子分布的SMS测量结果中提取。在图22和图23中绘制 了零栅极偏置时的模拟导带图。对于E型HEMT的才莫拟导带，如图 22所示，氟浓度通过利用峰值氟浓度在AlGaN表面为3 x 10" cm'3的 线性分布来近似计算，以及氟浓度假定为在AlGaN/GaN界面上是可 忽略的。大约3 x 1013 cnT2的总氟离子片浓度足以不仅补偿AlGaN势 垒中的硅掺杂(大约3.7xl013 cm力，而且还坤Ht压电和自发极化感应 电荷(大约lxl013 cm,。可观察到两个显著特征。首先，与未处理 AlGaN/GaN HEMT结构相比，等离子体处理的结构的2DEG沟道的导 带最小值高于费米能级，表明完4^尽的沟道和E型HEMT。如图24 中的电子分布曲线所示，在等离子体处理的结构中，在零栅极偏置下 的沟道中没有电子，表明E型HEMT操作。其次，固定带负电荷氟离 子特别在AlGaN势垒中导致导带的向上弯曲，从而产生附加勢垒高度 OF,如图23所示。这种增强的势垒可明显抑制反向以及正向偏置区 中的AlGaN/GaN HEMT的栅极肖特基二极管电流。单片集成E/D型HFET的外延结构由以下各项组成(a)半导体衬底(蓝宝石，SiC,硅，AlN或GaN等)；(b)在村底上生长的緩冲层； (c)沟道层；(d)势垒层，包括未掺杂间隔层、调制掺杂栽流子供应层 和未掺杂覆盖层。制作过程包括(f)有源区隔离；(g)源极和漏极端 子上的欧娟—接触形成；(h) E型HFET的栅极区域的光刻；(i)对E型 HFET的曝光势垒层的基于氟化物的等离子体处理；(j) E型HFET的 栅极金属淀积；(k) D型HFET的栅极区的光刻；(1) D型HFET的栅 极金属淀积；ml)D型和E型HFET的表面钝化；(n)以升高的温度进 行的栅极退火。这种单片集成的示意加工流程如图25所示。上迷单片集成过程中的有源器件隔离采用台面蚀刻，它以通过蚀 刻技术在没有HFET的区域中的有源区域消除为特色。这种方法对集 成密度、光刻分辨率施加限制。对于高频电路，台面的边缘还对波的 传播引入附加间断，这又使电路设计和分析复杂化。由于基于氟化物 的等离于体处理能够耗尽沟道中的电子(提供沟道的电气截止)，因此 可用于器件隔离。采用增加的等离子体功率和处理时间，不需要有源 器件的区域可在电气上完全截止，从而提供器件之间的电气隔离。这 种方法不涉及任何材料消除，因而实现平面工艺的平坦晶片表面。实例图26A至26F说明根据本发明的一个实施例单片集成集成电路的 E/D型HFET的过程。图26A说明本发明的一个优选外延结构，其中 参考标号110、 120、 130和140表示衬底、低温生长GaN核化层、高 温生长GaN緩沖层以及包括调制掺杂栽流子供应层的AlxGai.xN势垒 层。集成电路的E/D型HFET的单片集成的制造方法如下所迷。对于 D型以及E型HFET，台面隔离同时利用CVHe等离子体干式蚀刻、 然后是具有以850°C退火45秒的Ti、 Al、 Ni和Au的源极/漏极欧姆 接触形成160来形成，如图26B所示。栅极以及D型HFET的初〖极-源极互连如图26C所示通过光致抗蚀剂170来形成图案，之后跟随淀 积和剥离Ni和Au 178。此后，E型HFET的栅极、焊盘和第二互连 采用光致抗蚀剂175来形成图案，如图26D所示。然后，例如通过氟化物等离子体处理或者氟化物离子注入，把氟化物离子加入E型 HFET的栅极之下的AlxGai.xN势垒层，如图26D所示。栅电极180 通过淀积和剥离Ni及Au在势垒层140上形成。此后，后栅极快速热 退火(RTA)在400-450°C进行10分钟。钝化层190在晶片顶部生长， 如图26E所示。然后，通过消除接触焊盘和通孔上的钝化层的部分将 它们打开，如图26F所示。最后，形成第三互连。
在对于E型HFET以150 W进行150秒的典型CF4等离子体处理 条件和以450°C进行10分钟的典型后栅极RTA条件的2jim GaN緩冲 层上的20nm Al。.25Gao.75N势垒层上建立E/D HFET反相器和17级直 4妄耦合环形振荡器。反相器在1.5V的电源电压上具有0.21V的NML 和0.51V的NMh。当施加3.5V的电源电压时，17级环形振荡器呈现 与130ps的最小传播延迟对应的225MHz的最大振荡频率。
实例
这个实施例描述E型和D型AlGaN/GaN HFET的平面单片集成 的方法。如第一实施例所述，有源器件之间的隔离可通过经由建立非 平坦晶片表面的蚀刻建立有源器件台面来获得。在集成电路制作中， 平面工艺始终是符合需要的。遵照通过AlGaN中的带负电荷氟离子的 沟道耗尽的相同原理，可实现通过基于氟化物的等离子体处理的预期 无源(被隔离)区域的耗尽。等离子体功率和处理时间均可增加，以便 增强载流子耗尽。加工流程如图27所示，其中(a)源^l/漏极欧姆接 触形成；(b)通过光刻进行的D型HFET栅极定义；(c)D型HFET栅 极金属化以及互连形成的部分；(d)通过光刻之后跟随等离子体处理 进行的E型HFET栅极定义；(e) E型HFET栅极金属化和互连形成的 部分；(f)通过光刻之后跟随第二基于氟化物的等离子体处理进行的 隔离区域定义；(g)之后跟随钝化的最终芯片。
实例
这个实例中的AlGaN/GaN HEMT结构在Aixtron AIX 2000 HT MOCVD系统中的(0001)蓝宝石村底上生长。HEMT结构由低温GaN
27核化层、2.5氺m厚的无意识掺杂GaN緩冲层以及具有标称30% Al成 分的AIGaN势垒层組成。势垒层由3-nm未掺杂隔离片、以2x1018 cm-s掺杂的21-nm载流子供应层以及2-nm未掺杂覆盖层組成。结构 的室温霍尔测量产生1.3 x 1013 cm^的电子片密度以及950 cmVVs的 电子迁移率。集成工艺流程如图28所示。首先，E/D型器件的源极/漏极欧姆 接触同时通过电子束蒸发的Ti/Al/Ni/Au (20 nm/150 nm/50 nm/80 nm) 的淀积和以850°C进行30秒的快速热退火来形成，如图28(a)所示。 其次，E/D型两种器件的有源区域通过光刻来形成图案，其后跟随反 应离子蚀刻系统中的CF4等离子体处理。等离子体功率为300W，以 及处理时间为100秒。气流^^控制为150sccm，以及等离子体偏置设 置为0V。隔离区域是其中大量氟离子^入表面附近的AlGaN和 GaN层、然后耗尽沟道中的二维电子气的位置，如图28(b)所示。然 后，D型HEMT的栅电极通过接触光刻、之后跟随Ni/Au(50 nm/300nm) 的电子束蒸发和剥离来形成图案，如图28(c)所示。随后，定义E型 HEMT的栅电极和互连。在Ni/Au的电子束蒸发之前，E型HEMT的 栅极区域通过CF4等离子体以170 W处理150秒(它具有对AlGaN的 可忽略的蚀刻)，如图28(d)所示。这个等离子体处理执行把处理的器 件从D型转换为E型HEMT的功能。200nm厚的氮化义圭钝化层通过 PECVD淀积，以及打开探测焊盘。然后，样本以400。C退火10分钟， 以便修复E型HEMT的AlGaN势垒和沟道中的等离子体引起的损坏， 如图28(e)所示。作为比较，D型器件在来自相同衬底的另一个样本上 通过标准工艺来制作，在标准工艺中，感应耦合等离子体反应离子蚀 刻用于把台面定义为有源区域。对于图1A所示的直接耦合FET逻辑 反相器,.E型HEMT驱动器设计成栅极长度、4册极-源极间隔、栅极-漏极间隔和栅极宽度分别为1.5、 1.5、 1.5和50 D型HEMT负载 设计成栅极长度、栅极-源极间隔、栅极-漏极间隔和栅极宽度为4、 3、 3和8 nm，产生16.7的比率卩=(We/Le)/(Wd/Ld)。对于表征制作具有l,5xl00|xm的栅极尺寸的分立E型和D型HEMT。 器件和电路特性对于通过平面工艺制作的E/D型HEMT,在图29中绘制了输出 特性。D型和E型HEMT的峰值电流密度大约为730和190 mA/mm。 图30说明平面与标准工艺之间的DC转移特性比较。可以看到，平面 工艺的漏极漏电流大约为0.3mA/mm，达到与通过标准台面蚀刻制作 的器件相同的水平。通过平面工艺的D型HEMT具有与通过标准工 艺的相当的漏极电流和跨导特性，如图30(b)所示。另外，两个焊盘之 间(400 x 100 pm勺的漏电流釆用150 pm的间隔来测量。在10V的DC 偏置上，在标准台面蚀刻样本的相同电平(大约30^iA)，通过平面工艺 的漏电流大约为38pA。与标准台面工艺相比，基于氟化物的等离子 体处理可实现有源器件隔离的相同等级，从而实现完全平面集成工 艺。与D型器件相比，E型HEMT呈现更小的跨导("g附")，这是由 等离子体引入的损坏的不完全恢复引起的。样本已经通过以40(TC进 行的热退火的事实还表明，在至少一直到400'C的温度上预计有良好 的热稳定性。应当注意，还开发离子注入技术用于通过多个能量N+ 注入以便在GaN緩沖层的整个厚度上产生严重晶格损坏所实现的器 件间隔离。与离子注入技术相比，CF4等离子体处理技术具有低成本 和低损坏的优点。通过平面集成工艺制作的E/D型HEMT DCFL反相器被表征。图 31说明在电源电压VDD = 3.3V的反相器的测量静态电压转移曲线。高 和低输出逻辑电平(VoH和VoL)分别为3.3和0.45 V,其中具有2.85V 的输出摆动(VoH-VoO。线性区域中的DC电压增益为2.9。通过定义 单位增益点上的V仏和ViH的值，低和高噪声容限为0.34和1.47 V。 在图31中还示出反相器DC电流。具有E型器件夹断的漏电流大约 为3MA,它与分立器件结果一致。实例图32说明根据本创新的HEMT的制作期间的AlGaN/GaN外延异质结构。它们包括以下各项2.5 pm GaN緩沖层和沟道，2 nm未掺 杂Alo.25Gao.75N间隔片，具有以1x1018 cm—3掺杂的Si的15nm Al0.25Gao.75N载流子供应层，以及3 nm未掺杂Alo.25Gao.75N覆盖层。 结构在Aixtron2000 HTMOCVD系统中在蓝宝石衬底上生长。工艺流 程如图33(a)至33(i)所示。
台面和源fe/漏极欧姆接触同时为E型以及D型HEMT形成，如 图33(a)和(b)所示。然后，D型HEMT的栅电极通过光刻、金属淀积 和剥离来形成，如图33(c)和(d)所示。在定义E型HEMT的栅极和互 连的图案之后，样本在STSRIE系统中通过CF4等离子体以150 W的 源功率处理150秒，如图33(e)所示，然后是对于E型HEMT的栅极 金属化和剝离。通过原子力显微学("AFM")测量来检查，AlGaN势 垒厚度在等离子体处理之后减小0.8 nm。随后，后栅极热退火以450 'C 进行10分钟，如图33(f)所示。CF4等离子体处理把处理的GaN HEMT 从D型转换为E型。门限电压移位量取决于处理条件，例如等离子体 功率和处理时间，如前面所述。后栅极退火用于恢复AlGaN势垒和沟 道中的等离子体引入的损坏。原则上，退火温度越高，损坏修复越有 效。但是，实际上，后栅极退火温度不应当超过栅极肖特基接触可经 受的最高温度(在我们的情况中，~500'C)，如前面所述。我们发现， D型HEMT的特性在退火之后保持不变，而E型HEMT的漏极电流 密度则显著增加。发现后栅极退火对于等离子体处理所产生的门限电 压移位没有影响。
对于E/D反相器和环形振荡器，最重要的物理设计参数是驱动/ 负栽比P = (Wg/Lg)E型/(Wg/Lg)D型。具有从6.7至50变化的|3的若 干E/D反相器和环形振荡器在相同样本上设计和制作。在图34中列 出各设计的几何参数。具有lxl00nm的栅极尺寸的分立E型和D型 GaN HEMT对于dc和RF测试在相同样本上同时制作。
E/D型HEMT的特性
分立器件的DC电流-电压(I-V)特性采用HP4156A参数分析^仪来测量。在图35(a)中绘制了 E/D型HEMT的转移特性。分立器件的晶 片上小信号RF表征利用Cascade微波探针和Agilent 8722ES网络分 析仪在0,1-39.1 GHz的频率范围中进行。在图36中列出E/D型HEMT 的测量参数。门限电压和峰值跨导(gm,咖x)对于E型HEMT为0.75V 和132mS/mm,以及对于D型HEMT为-2.6V和142mS/mm。D型HEMT 的480mA/mm的较低峰值电流密度是由于AlGaN势垒层中25%的较 低A1成分和1x1018 cm—的较低掺杂密度引起的。与用于RF/微波功 率放大器的AlGaN/GaNHEMT不同，数字IC对电流密度的要求较小。 如图35(b)所示，对于E型HEMT获得2.5V的低拐点电压。在2.5V 的栅极偏置上，对于E型HEMT实现7.1 Q . mm的导通电阻，它与 相同饱和电流电平上的D型HEMT的导通电阻相同。 一种观察结果 是，与D型HEMT相比，反向以及正向偏置条件中的4册极电流在E 型HEMT中显著减小，如图37(a)所示。这种栅极电流抑制的机制是 通过由等离子体处理所引入的带负电荷氟离子调制AlGaN势垒中的 电势。通过求解泊松方程和费米-迪拉克统计，对于D以及E型HEMT 模拟导边带图。对于E型HEMT的模拟导带，氟分布的分布曲线通过 线性函数来近似计算，该函数的特点是在AlGaN表面上的3x1019 cm一3的最大氟离子浓度并在AlGaN/GaN界面上达到零(可忽略)。大约 3x1013 cn^的总氟离子片浓度足以不仅补偿大约3.7x1012 cm'2的Si十 施主的浓度，而且还补偿压电和自发极化感应电荷(大约1x1013 cm,。 应当注意，栅^L/AlGaN结上的肖特基势垒高度在本例中假定为保持不 变。从图37(b)和(c;)所示的模拟导带看到，AlGaN势垒的电势可通过 氟离子的加入显著提高，从而产生增强的肖特基势垒以及后续的栅极 电流抑制。正向偏置中的栅极电流抑制对于数字IC应用特别有益。 抑制的栅极电流允许E型器件的栅极偏置增加到2.5V。这种增加产生 更大的栅极电压摆动、输入的更大动态范围以及更高的扇出。增加的 输入电压摆动允许更高的电源电压，它在实现数字IC的更高操作速 度和更高噪声容限时是一个重要因素。没有增加的栅极输入摆动，较大的电源电压将产生超过下一级的输入栅极的导通电压的输出电压 (在逻辑"高")。输入的更宽动态范围实现输入与输出之间的直接逻 辑电平匹配，从而消除对相邻级之间的电平调节的需要。
应当注意，作为一般用于基于GaN的HEMT的稳定操作的重要 技术的氮化硅钝化还可在较低程度上影响门限电压。 一般来说，氮化 硅钝化层在有源区域上的淀积可改变AlGaN和GaN层中的应力。随 后，器件的压电极化电荷密度和门限电压可经过少量修改。 一般来说， 通过高频PECVD淀积的广泛使用的氮化硅层在AlGaN层中引入附加 张应力，从而产生十分之几伏特的范围中的门限电压的负移位。实际 上，这种影响应当在工艺设计中加以考虑。等离子体处理剂量可相应 增加，从而补偿通过SiN钝化层产生的门限电压中的负移位。SiN钝 化层的应力还可通过修改PECVD淀积的工艺参数来减小，使得门限 电压中的负移位为最小。
实例DCFL反相器
E/D HEMT反相器的电路示意图如图l(a)所示，在其中，D型 HEMT用作负载，其栅极连接到其源极，以及E型HEMT用作驱动 器。图1B说明根据本创新的反相器的制作显微照片。制作的反相器 采用HP4156A参数分析仪进行表征。图38说明典型的E/DHEMT反 相器的静态电压转移特性(实线曲线)。在大输入电压(〉2.1V)的输出电 压的升高是栅极肖特基二极管导通的结果。短划线曲线是具有交换轴 的相同转移曲线，并且表示下一个反相器级的输入-输出特性。参数定 义遵照对于基于GaAs和InP的HEMT所述。静态输出电平(VoH和
VoL)由稳定平衡点的曲线的两个相交点给定，以及两个电平之间的差
被定义为输出逻辑电压摆动。反相器门限电压(ViH殊定义为Vin,其 中Vin等于V。ut。静态噪声容限采用逻辑低噪声容限(NML)以及逻辑高
噪声容限(NMH)的最大宽度的方法来测量。在图39中绘制了在电源电 压VDD=1.5V具有从6.7到50变化的P的E/D反相器的测量静态电压 转移曲线。高输出逻辑电平(VoH)保持为1.5V,表明E型HEMT完全断开，而低输出逻辑电平(VoO由于p从6.7增加到50而从0.34改进 到0.09V。因此，定义为VoH-VoL的输出逻辑摆动从1.16增加到1.41V。 当|3从6.7增加到50时，Vra从0.88减小到0.61 V，线性区域中的DC 电压增益(G)从2增加到4.1。图40列出静态噪声容限以及Voh、 V0L、 输出逻辑摆动、Vra和G的测量值。NMl以及NMh均随j3増加而改 进。
具有卩=10的反相器的静态电压转移曲线在不同的电源电压上被 测量，并在图41中绘制曲线。电路性能参数在图42中列出。当电源 电压增加时，E/D反相器的所有参数相应增加。这意味着，电源电压 的增加改进E/D反相器的静态性能。大家知道,对于HEMT和MESFET E/D反相器，输入电压始终受到栅极肖特基二极管的导通电压限制。 在大输入电压时，栅极导电引起用作驱动器的E型器件的寄生源极电 阻上增加的电压降，从而提高逻辑低电平的电压。当电源电压和所需 输入电压增加时，可在静态转移曲线中观察到输出电压的升高，如图 41所示。栅极电流在通过大输入电压增加时可能使反相器驱动多个级 的能力明显降级，从而减小扇出。通常，栅极肖特基二极管的导通电 压对于常规AlGaN/GaN HEMT大约为IV。对于栅极凹槽E型GaN HEMT,变薄的AlGaN势垒因提高的隧穿电流而进一步减小导通电 压。因此，对于基于栅极凹槽E型GaN HEMT的反相器，输出电压 在输入电压超过0.8V时升高。如前面所迷，通过CF4等离子体处理制 作的E型GaN HEMT因AlGaN层中增强的肖特基势垒而具有被抑制 的栅极电流，它由负电氟离子引起。这样一种栅极电流抑制实现E/D 反相器的较大输入电压摆动。在图41中可以看到，输出电压的升高 在输入电压超过2V之前没有发生，表明输入电压摆动的大约1V扩展。 图43说明负载电流和输入电流与输入电压的相关性。较低的输入电 流(E型HEMT的栅极电流)表明更大扇出量。在"导通"状态，当输 入电压大于2V时，输入电流超过10%的负栽电流。
实例DCFL环形振荡器图1B说明DCFL环形振荡器的示意电路图，它采用奇数E/D反 相器链来形成。十七级环形振荡器采用反相器的卩=6.7、 10和25来制 作。对于各环形振荡器，采用36个晶体管，包括输出緩冲器。图1D 说明根椐本创新的所制作环形振荡器的显微照片。环形振荡器利用 Agilent E4404B频谱分析仪和HP 54522A示波器在晶片上表征。在环 形振荡器的操作期间还测量DC功耗。图44和45说明在VDD= 3.5V 偏置的具有13=10的17级环形振荡器的频域和时域特性。基本振荡频 率为225MHz。根据每级的传播延迟的公式xpd-(2w/)—、其中级数为 17,以及Xpd计算为130ps/级。在图46中绘制了 Tpd和功率延迟乘积对 Voo的相关性。随着电源电压的增加，传播延迟被减小，而功率延迟 乘积则增加。与在IV所测量的Tpd相比(234ps/级)，在3.5 V所测量的
Tpd减小45%。环形振荡器可在这种高VDD上工作的事实归因于集成过
程中所使用的CF4等离子体处理技术所实现的更大输入电压摆动。在 IV的Voo上发现0.113 pJ/级的最小功率延迟乘积。图46还说明具有 13=6.7和25的环形振荡器的vi及功率延迟乘积特性。对于具有 的环形振荡器，较大的Tpd和功率延迟乘积是由于E型HEMT的更大 栅极长度(1.5nm)所确定的更大输入电容引起的。对于具有卩=25的环 形振荡器，较大的Tpd是由于D型HEMT的更大栅极长度(4jxm)所确 定的更低充电电流引起的，而功率延迟乘积则处于与具有(3=10的环 形振荡器相同的等级。当这种集成技术在亚微米体系中实现时，预计 栅极延迟时间会进一步减小。
近来，分立E型HEMT和DCFL环形振荡器已经以高达375 C的 升高温度进行了测试。在E型HEMT的门限电压中没有观察到明显移 位，并且环形振荡器在375 C呈现70MHz的振荡频率。
根据所公开类别的创造性实施例，提供 一种用于制作半导体有 源器件的方法，包括以下动作a)在垂直不同质m-N半导体层形成图 案，以便曝光笫一晶体管的沟道区而不是第二晶体管的沟道区；b)把 氟加入所述第一晶体管的所述沟道区，但实质上没有加入所述第二晶体管的所述沟道区，从而为所述第一和第二晶体管提供不同的门限电
压值；以及c)形成源极、漏极和栅极，以便完成所述晶体管的形成； 其中所述动作(b)使所述第一晶体管而不是所述笫二晶体管具有正门 限电压。
根据所公开类别的创造性实施例，提供 一种用于制作III-N半 导体有源器件的方法，包括以下动作在具有(AlxMo.x))Y的一般成分 的垂直不同质半导体层中，在预期耗尽型晶体管沟道位置上形成第一 栅电极图案，其中M主要是Ga以及Y主要是N,并且A1份额在所 述层的表面附近更高；引入氟并且在自对准动作组合中、在预期增强 型晶体管沟道位置上形成第二栅电极图案；以及形成源极、漏极和互 连，以便完成电路的形成。
根椐所公开类别的创造性实施例，提供 一种集成电路，包括 增强型和耗尽型晶体管，相互地互连以形成电路；其中，所述晶体管 都具有在包含在所述层的表面附近的更高A1份额的垂直不同质III族 氮化物半导体材料的公共层中形成的沟道；以及其中所述增强型晶体 管在所述层的至少一个水平面中具有氟浓度，它高于所迷耗尽型晶体 管上的所述层的相应部分中的氟浓度的一千倍。
修改和变更
本领域的技术人员会理解，本申请所描述的创造性概念可在极大 范围的应用中进行修改和变更，以及专利主题的范围相应地不受所提 供的具体示范理论的任一个限制。
所公开的技术还可用于建立合并器件，在其中，增强和耗尽晶体 管组合在单一隔离区内。
对于另一个实例，半导体成分的小变更、例如^^粦氮化物代替纯 氮化物的使用或者对于基本HEMT结构在AlyGao.y)N异质结构上的 AlxGa^)N的使用被认为是备选方案。
本创新为用户提供制作单电压电源RFIC和MMIC的能力。它还 为用户提供用于实现高温电子电路所需的基于GaN的数字集成电路的单片集成技术。
对于另一个实例，在所示的各种器件结构中，各种材料可以可选 地用于栅电极(考虑功函数的任何所产生的差异)。
在所考虑的一类实施例中，具有不同功函数的栅极材料可与以上 所述的各种实施例所提供的俘获片电荷层组合使用，以便增加两种类 型的晶体管的门限电压之间的差异(对于给定氟剂量》或者，这可用
于根据需要在单一 m-N芯片上实现四种不同的门限电压。 类似地，可在外延层掺杂中进行各种变化或替代。 类似地，如上所述，各种材料可以可选地用于衬底。
以上所述的方法和结构不仅适用于HEMT或MSHFET器件，而 且适用于III-N MESFET(金属半导体FET)和MOSFET器件。(MESFET 器件不采用栅极绝缘体，而是在栅极与沟道之间提供肖特基势垒。)
帮助说明变更和实现的附加的一般背景可见于以下出版物，通过 引用将其全部结合于此
Hu等人的"具有选择性生长PN结栅极的增强型AlGaN/GaN HFET"， 2000年4月，IEE Electronics Letters, Vol.36, No.8，第753-754
页；
Jeong S.Moon等人的"亚微米增强型AlGaN/GaN HEMT"， 2002 年6月，Digest of 60th Device Research Conference,第23-24页；
K,J.Chen等人的"采用非合金欧姆接触和基于Pt的隐埋栅极技术 的高性能基于InP的增强型HEMT"， 1996年2月，IEEE Trans, on Electron Devices, Vol.43， No.2，笫252-257页；
Akira Endoh等人的"非凹槽栅极增强型AlGaN/GaN高电子迁移率 晶体管"，2004年4月，Japanese Journal of Applied Physics, Vol.43， No.4B,第2255-2258页；
Y.Cai、 Y.G.Zhou、 K.J.Chen和K.M丄au的"采用基于氟化物的等离 子体处理的高性能增强型AlGaN/GaN HEMT" ， IEEE Electron Device Letters, Vol.26, No.7,第435-437页，2005年； Y.Cai、 K.M.Lau、 K.J.Chen的"通it^于氟化物的等离子体处理的 AlGaN/GaN HEMT的门限电压的控制从耗尽到增强型"，IEEE Electron Device Letters, Vol.53, No.9,第2207-2215页,2006年；
R.Wang、 Y.Cai、 Chi-Wai Tang、 K.M丄au、 K丄Chen的"增强型 Si3N4/AlGaN/GaN MSHFET", IEEE Electron Device Letters, Vol.27, No. 10,第793-795页，2006年；
M.A,Kh肌、Q.Chen、 C.J.Sun、 J.\^.Yang、 M.Blasingame、 M.S.Shur 和H.Park的"增强和耗尽型GaN/AlGaN异质结构场效应晶体管"， Appl.Phys.Lett.， vol.68, no,4，第514-516页，1996年1月；
V.Kumar等人的"具有120GHz以上的f的SiC上的AlGaN/GaN HEMT" ， IEEE Electron Device Lett., vol.23， no,5，第455-457页，2002 年5月；
P.K.Chu的"等离子体浸入离子注入的近期发展和应用"，J.Vac.Sci. Technol.B， vol.22, no.l ，第289-296页,2004年1月/2月；
S.Arulkumaran、 T.Egawa、 H.Ishikawa、 T.Jimbo和Y.Sano的"对于 具有Si02、 Si3Rt和氮氧化硅的AlGaN/GaN高电子迁移率晶体管的表 面钝化效应"，J.Appl.Phys., vol.84, no.4，第613-615页，2004年1月;
J.Bem、 P.Javorka、 A.Fox、 M.Marso、 H丄uth和P.Kordo的"表面 钝化对AlGaN/GaN/Si HEMT的性能的影响"，Solid State electron., vol.47, no.ll，笫2097-2103页，2003年11月；
V,Kumar、 A.Kuliev、 T.Tanaka、 Y.Otoki和I.Adesida的"SiC衬底 上的高跨导增强型AlGaN/GaN HEMT" ， Electron, Lett" Vol.39, No.24, 第1758-1760页，2003年11月；
W.B丄anford、 T.Tanaka、 Y.Otoki和I.Adesida的"具有高门限电压 的凹槽栅极增强型GaN HEMT"， Electron. Lett, Vol.41, No.7,第 449-450页，2005年3月；
S丄.Rumyantsev、 N.Pala、 M.S.Shur、 R.Gaska、 M.E丄evinshtein 、 M.AsifKhan、 G.Simin、 X.Hu和J.Yang的"栅极漏电流对AlGaN/GaN场效应晶体管的噪声属性的影响"，J. Appl. Phys., vol.88， no.ll,第 6726-6730页,2000年12月;
Koudymov、 H.Fatima、 G.Simin、丄Yang、 M.AsifKhan、 A.Tarakji、 X.Hu、 M.S.Shur和R.Gaska的"基于氮化物的异质结构场效应晶体管 中的最大电流"，Appl.Phys丄ett., vol.80, no. 17，第3216-3218页，2002 年4月；
Endoh、 Y.Yamashita、 K.Ikeda、 M.Higashiwaki 、 K.Hikosaka、 T.Matsui、 S.Hiyamizu和T.Mimura的"具有高RF性能的非凹槽栅极增强型 AlGaN/GaN高电子迁移率晶体管"，Jpn. J.Appl.Phys., vol.43, no.4B, 第2255-2258页，2004年；
J,P.Ao、 D.Kikuta、 N.Kubota、 Y.Naoi和Y.Ohno的"具有低栅极漏 电流的铜栅极AlGaN/GaN HEMT", IEEE Electron Device Lett., Vol.24， No.8,第500-502页，2003年8月；
J.Sierakowski和L.F.Eastman的"极化感应AlGaN/GaN高电子迁移 率晶体管中的肖特基栅极电子隧穿的分析"，J.Appl.Phys.， vol.86, no.6， 第3398-3401页，1999年9月;
M.AsifKhan、 G.Simin、 J.Y抑g、 J.Zhang、 A.Koudymov、 M.S.Shur、 R.Gaska、 X.Hu和A.Tarakji的"用于高功率微波和开关应用的绝缘栅 III-N异质结构场效应晶体管"，IEEE Trans. Microw. Theory Tech., vol.51， no.2，笫624-633页,2003年2月；
T.Hashizume 、 S.Ootomo和H.Hasegawa的"采用超薄A1203介质的 绝缘栅AlGaN/GaN异质结构场效应晶体管的电流崩塌的抑制"， Appl.Phys丄ett., vol.83, ncU4，第2952-2954页，2003年10月；
Y.Cai、 Y.GZhou、 K.J.Chen和K.M丄au的"III氮化物金属绝缘体 半导体异质结场效应晶体管"，Appl. Phys. Lett., vol.86, no.3,笫032109 页，2005年l月；
E丄Miller、 X.Z.Dang和E.T.Yu的"AlGaN/GaN异质结构场效应晶 体管中的栅极漏电流机制"，J. Appl. Phys.， vol,88, no. 10,第5951-5953页，2000年11月；
T.Hashizume、 J.Kotani和H.Hasegawa的"GaN和AlGaN肖特基界 面中的泄漏机制"，Appl. Phys. Lett., vol.84, no.24，第4884-4886页， 2004年6月；
S.Karmalkar、 D.M.Sathaiya和M.S.Shur的"AlGaN/GaN高电子迁 移率晶体管中的反向栅极泄漏的机制"，Appl. Phys. Lett., vol.82， no.22,笫3976-3978页，2000年6月；
Y.Cai、 Z.Cheng、 C.W.Tang、 K.J.Chen和K.M.Lau的"用于GaN 数字集成电路的增强和耗尽型AIGaN/GaN HEMT的单片集成"，IEDM Tech. Dig., Washington, DC, 2005年12月4-7日；
V.Kumar、 W.Lu、 R.Schwindt、 A.Kuliev、 G.Simin、 J.Yang、 M.A.Khan 和I.Adesida的"具有120GHz以上的fT的SiC上的AlGaN/GaN HEMT"， IEEE Electron Device Lett., vol.23, no.8，第455-457页，2002 年8月；
Y.F.Wu、 A,Saxler、 M.Moore、 R.RSmith、 S.Sheppard、 P.M.Chavarkar、 T.Wisleder、 U.K，Mishra和RParikh的"通过场极板优化的30-W/mm GaN HEMT", IEEE Electron Device Lett, vol.25， no.3 ，笫117-119页， 2004年3月；
J.W.Johnson 、 E丄.Piner 、 A.Vescan 、 R.Therrien 、 P.Rajagopal 、 J.C.Roberts 、丄D.Brown、 S.Singhal和K.J丄inthicum的"娃衬底上的 12W/mm AlGaNGaN HFET"，正EE Electron Device Lett., vol.25, no.7 ， 笫459461页，2004年7月;
Y.Cai、 Z.Q.Cheng、 W.C.W.Tang、 K丄Chen和K.M丄au的"用于 GaN数字集成电路的增强和耗尽型AlGaN/GaN HEMT的单片集成"， IEDM Tech. Dig., 2005年12月，第771-774页；
Daumiller 、 C.Kirchner 、 M.Kamp 、 K丄Ebeling和 E.Kohn 的 "AlGaN/GaN异质结构FET的温度稳定性的评估"，IEEE Electron
Device Lett., vol.20, no.9，第448-450页，1999年9月； P.G.Neudeck、 R.S.Okojie和C丄iang-Yu的"高温电子电路-宽带隙 半导体的作用？ "， Proc. IEEE， vol.90, no.6，笫1065-1076页，2002 年6月；
T.Egawa、 G.Y.Zhao、 H.Ishikawa、 M.Umeno和T.Jimbo的"蓝宝石 上的凹槽栅极AlGaN/GaN HEMT的表征"，正EE Trans. Electron Devices, vol.48, no.3，第603-608页，2003年3月；
M.Micovic 、 丁.丁sen 、 M.Hu 、 P.Hashimoto 、 P丄^Villadsen 、 I.Milosavljevic 、 A.Schmitz 、 M,Antcliffe 、 D,Zhender 、 J.S.Moon 、 W.S.Wong和D.Chow的"用于混合信号应用的GaN增强/耗尽型FET 逻辑"，Electron. Lett., vol.41, no.19,第1081-1083页，2005年9月;
Y.Cai、 Y.G.Zhou、 K.J.Chen和K.M丄au的"采用基于氟化物的等离 子体处理的高性能增强型AlGaN/GaN HEMT" ， IEEE Electron Device Lett, Vol.26, No，7，第435-437页，2005年7月；
T.Palacios、 C.-S.Suh、 A.Chakraborty 、 S.Keller、 S.P.DenBaars和 U.K.Mishra的"高性能E型AlGaN/GaN HEMT", IEEE Electron Device Lett., Vol.27, No.6,第428-430页，2006年6月；
Endoh 、 Y Yamashita、 K.Ikeda、 M.Higashiwaki 、 K.Hikosaka、 T.Matsui 、 S.Hiyamizu和T,Mimura的"具有高RF性能的非凹槽栅极增强型 AlGaN/GaN高电子迁移率晶体管，，，Jpn. J.Appl.Phys., vol.43， no.4B， 第2255-2258页，2004年；
M.A.Khan、 X.Hu、 G.Sumin、 A丄unev、 J.Yang、 R.Gaska和M.S.Shur 的"AlGaN/GaN金属氧化物半导体异质结构场效应晶体管"，IEEE Electron Device Lett" vol.21， no.2，笫63-65页,2000年2月；
X,Hu 、 A.Koudymov 、 G.Simin 、 J.Yang 和 M.A.Khan 的 "Si3N4/AlGaN/GaN-金属绝缘体半导体异质结构场效应晶体管"，Appl.
Phys. Lett., vol.79, no,17,第2832-2834页，2001年10月；
Chini、 J.Wittich、 S.Heikman、 S.Kdler、 S.P.DenBaars和U.K.Mishra 的"蓝宝石衬底上的GaN MISFET的功率和线性度特性"，正EE
40Electron Device Lett.， Vol.25, No.2，第55-57页，2004年2月； M.Kanamura、 T.Kikkawa、 T.Iwai、 K,Imanishi、 T.Kubo和K.Joshin 的"用于无线基站应用的超过100 W n-GaN/n-MGaN/GaN MIS-HEMT 功率放大器"，正DM Tech. Dig.， 2005年12月，第572-575页，通过 引用将其完整地结合于此； ^^布的申请US20030218183,"高功率低噪声^L波GaN异质结构场 效应晶体管"； 公布的申请US2005059197,"半导体器件及其制造方法"； 公布的申请.US20040041169，"采用异质结构的GaN型增强MOSFET"; 公布的申请US20020177261，"单片集成的E/D型HEMT及其制作 方法"； 公布的申请US19864615102,"生产增强型和*型FET的方法"； R.C.Eden、 B.M.Welch和R.Zucca的"平面GaAs IC技术数字LSI 的应用"，IEEE J.Solid-State Circuits, vol. 13， no.4,笫419-426页，1978 年8月； J.M.Mikkelson和L.R.Tomasetta的"高密度GaAs集成电路制造"， 正EE Trans. Semicond. Manuf., vol.16, no.3,笫384-389页，2003年8月； R.KirschmanEd.,高温电子电路，New York: IEEE Press, 1999年； S丄ong和S.E.Butner,砷化镓数字集成电路设计。New York: McGraw-Hill, 1990年； T,Hussain、 M.Micovic、 T.Tsen、 M.Delaney、 D.Chow、 A,Schmitz、 P.Hashimoto、 D.Wong、 J.S.Moon、 M.Hu、 J.Duvall和D.McLaughlin 的"用于恶劣环境的GaN HFET数字电路技术，'，Electron. Lett, vol.39, no.24,第1708-1709页，2003年11月； Y.Cai、 Z.Cheng、 C.W.T肌g、 K.J.Chen和K.M丄au的"用于GaN 数字集成电路的增强和耗尽型AlGaN/GaNHEMT的单片集成"，2005International Electron Device Meeting (IEDM05), \Vashington D.C., USA, 2005年12月4-7日；
Y.Cai、 Z.Cheng、 W.C.K.Tang、 K.M丄au和K.J.Chen的"采用CF4 等离子体处理的单片集成增强/耗尽型AlGaN/GaNHEMT反相器和环 形振荡器"，IEEE Trans. Electron Devices, vol.53, No,9,第2223-2230 页，2006年9月；
R.Wang、 YCai、 W.Tang、 K.M丄au和K,J.Chen的"采用基于氟化 物的等离子体处理的E/D型AlGaN/GaN HEMT的平面集成"，IEEE Electron Device Letters, Vol.27， No,8,第633-635页，2006年8月；
A.A.Ketterson和H.Morkoc的"GaAs/AlGaAs和InGaAs/AlGaAs MODFET反相器模拟"，IEEE Trans. Electron Devices, vol.ED-33， no.ll,第1626-〗634页，1986年;
A.Mahajan、 GCueva、 M.Arafa、 P.Fay和I.Adesida的"采用集成增 强和耗尽型高电子迁移率晶体管的InAlAs/InGaAs/InP环形振荡器的 制作和表征"，正EE Electron Device Lett, vol. 18， no.8，第391-393页， 1997年8月；
本申请中任何描述不应当理解为暗示任何具体元件、步骤或功能 是必须包含在权利要求范围中的必要元素。专利主题的范围仅由允许 的权利要求来定义。此夕卜，这些权利要求中没有一个意在援引35 USC 第112节的第六段，除非确切的词语"用于...的部件"之后跟随分词。
所提交的权利要求意在尽可能全面，以及没有主题被有意放弃、 专用或丢弃。
权利要求
1.一种用于制作半导体有源器件的方法，包括以下动作a)在垂直不同质III-N半导体层形成图案，以便使第一晶体管的沟道区而不是第二晶体管的沟道区曝光；b)把氟引入所述第一晶体管的所述沟道区，但基本上没有引入所述第二晶体管的所述沟道区，以便为所述第一和第二晶体管提供不同的门限电压值；以及c)形成源极、漏极和栅极，从而完成所述晶体管的形成；其中，所述动作(b)使所述第一晶体管而不是所述第二晶体管具有正门限电压。
2. 如权利要求1所述的方法，其中，所述半导体层是AlGaN/GaN 分层结构。
3. 如权利要求1所述的方法，其中，所述步骤(b)还把氟引入器件 隔离区。
4. 如权利要求l所述的方法，其中，把氟引入所述笫一晶体管的 所述沟道区的所述动作自对准所述栅极的位置。
5. 如权利要求l所述的方法，其中，所迷半导体层是由蓝宝石、 硅、SiC、 AlN或GaN的衬底支撑的外延层。
6. 如权利要求1所迷的方法，其中，所述半导体层是包括GaN 或A1N的核化层、GaN或MGaN的緩冲层、GaN沟道以及AlGaN势 垒的外延结构。
7. 如权利要求l所述的方法，其中，所述晶体管的所述源极和所 述漏极通过淀积多个金属层和快速热退火来形成，其中，所迷金属从 由Ti、 Al、 Ni和Au构成的组中选取。
8. 如权利要求l所述的方法，其中，所述沟道区经辻基于氟的等 离子体处理，该处理采用从由CF4、 SF6、 BF3及其混合物构成的组中 选取的原料气。
9. 如权利要求l所述的方法，其中，栅电极通过淀积栅极金属、 然后进行剥离或金属蚀刻来形成，采用从由Ti、 Al、 M和Au构成的 组中选取的至少一种金属。
10. 如权利要求1所述的方法，还包括在所述晶体管上淀积从由 氮化硅、氧化硅、聚酰亚胺和苯并环丁烯构成的组中选取的钝化材料 的后续步骤。
11. 如权利要求1所述的方法，其中，所述第一以及所述第二晶 体管都经过大致在不会改变栅极之下的肖特基势垒的最高温度的最 终热退火。
12. 如权利要求1所述的方法，其中，附加的介质材料薄膜被插 入所迷栅极与III-N半导体的表面之间，由此，所述第一晶体管和所 述第二晶体管都被单片集成到金属绝缘体半导体HFET中。
13. 如权利要求1所述的方法，其中，基于氟的等离子体处理用 来实现器件隔离。
14. 如权利要求13所述的方法，其中，启用平面单片集成工艺。
15. 如权利要求14所述的方法，其中，附加的介质材料薄膜被插 入所述栅极与m-N半导体的表面之间，由此，所述第一晶体管和所 述第二晶体管都被单片集成到金属绝缘体半导体HFET中。
16. —种用于制作m-N半导体有源器件的方法，包括以下动作 在具有(AlxMo-x))Y的一般成分的垂直不同质半导体层中，在预期耗尽型晶体管沟道位置上，形成第一栅电极图案，其中，M主要是 Ga并且Y主要是N,以及A1份额在所述层的表面附近更高；在自对准的动作组合中，在预期增强型晶体管沟道位置上引入氟 并形成第二栅电极图案；以及形成源极、漏极和互连，以便完成电路的形成。
17. 如权利要求16所述的方法，其中，所述半导体层是由蓝宝石、 硅、SiC、 A1N或GaN的衬底所支撑的外延层。
18. 如权利要求16所述的方法，其中，所述半导体层是包括GaN或A1N的核化层、GaN或AlGaN的緩沖层、GaN沟道以及AlGaN势 垒的外延结构。
19. 如权利要求16所述的方法，其中，所述源极和所述漏极通过 淀积多个金属层和快速热退火来形成，其中，所述金属从由Ti、 Al、 Ni和Au构成的组中选取。
20. 如权利要求16所述的方法，其中，所述预期增强型晶体管沟 道位置经过基于氟的等离子体处理，该处理采用从由CF4、 SF6、 BF3 及其混合物构成的组中选取的原料气。
21. 如权利要求16所述的方法，其中，栅电极通过淀积栅极金属、 然后进行剥离或金属蚀刻来形成，采用从由Ti、 Al、 Ni和Au构成的 组中选取的至少 一种金属。
22. 如权利要求16所述的方法，还包括淀积从由氮化硅、氧化硅、 聚酰亚胺和苯并环丁烯构成的组中选取的钝化材^F的后续步骤。
23. —种集成电路，包括 增强型和M型晶体管，相互地互连以形成电路； 其中，所迷晶体管都具有在垂直不同质III族氮化物半导体材料的 公共层中形成的沟道，在所述层的表面附近具有更高Al份额；以及其中，所述增强型晶体管在所述层的至少一个水平面中具有氟浓 度，它高于所述耗尽型晶体管处的所述层的对应部分中的氟浓度的一 千倍。
24. 如权利要求23所述的电路，其中，所述半导体材料是由蓝宝 石、硅、SiC、 AlN或GaN的衬底所支撑的外延层。
25. 如权利要求23所述的电路，其中，所述半导体材料是包括 GaN或AIN的核化层、GaN或AlGaN的緩冲层、GaN沟道以及AlGaN 势垒的外延结构。
26. 如权利要求23所述的电路，还包括淀积从由氮化硅、氧化硅、 聚酰亚胺和苯并环丁烯构成的组中选取的钝化材料的后续步骤。
全文摘要
公开一种利用增强型和耗尽型AlGaN/GaN异质结场效应晶体管(HFET)的单片集成的方法及器件。首先定义HFET的源极和漏极欧姆接触。然后定义耗尽型HFET的栅电极。然后采用样本的基于氟化物的等离子体处理和高温后栅极退火来定义增强型HFET的栅电极。器件隔离通过台面蚀刻或者基于氟化物的等离子体处理来实现。这种方法为高密度和高速度应用中青睐的基于GaN的集成电路提供完全平面工艺。
文档编号H01L29/786GK101405868SQ200680051990
公开日2009年4月8日 申请日期2006年11月29日 优先权日2005年11月29日
发明者刘纪美, 勇 蔡, 敬 陈 申请人:香港科技大学