专利名称：实现具有改进硅化物控制的双应力层的结构和方法
技术领域：
本发明 一般涉及半导体器件的结构和制造，并且更特别地涉及
具有应力层的FET半导体器件和在硅化物区域之上具有蚀刻保护层 的半导体器件的结构和制造。
背景技术：
随着半导体器件开关速度的持续增加和操作电压电平的持续降 低，MOS和其他类型的晶体管的性能需要改进。MOS晶体管中的载 流子迁移率对功率消耗和开关性能具有重大影响，其中载流子迁移 率的改进允许更快的开关速度。载流子迁移率是给定半导体中载流 子(例如空穴或电子)的平均速度的度量，由每单位电场的载流子 平均漂移速度给定。改进的载流子迁移率能改进MOS晶体管的开关 速度，以及允许在较低电压下操作。
改进载流子迁移率的 一种方式包括减小沟道长度和栅电介质厚 度，以便改进电流驱动和开关性能。
改进载流子迁移率的其他尝试包括在压应力之下在上硅层和下 硅层之间沉积硅/锗合金层，这提高了沟道区域中的空穴载流子迁移 率。然而，这样的埋置硅/锗沟道层器件具有若干缺点，包括使电子 迁移率降低的沟道区域中增加的合金扩散，甚至可能减轻电子迁移 率提高的有利导带偏移的缺乏，以及需要较大锗浓度以产生应力并 因而提高迁移率。
如相关专利和技术文献所证明的那样，克服上述各种缺陷的重 要性由涉及本主题的广泛技术进展所证实。通过以下考虑能收集专 利文献中最接近和明显更相关的技术进展。
US6573172:用于改进PMOS和NMOS器件的载流子迁移率的
方法(Methods for improving carrier mobility of PMOS and NMOS devices)——通过在晶片中形成P沟道和N沟道金属氧化物半导体 晶体管、在P沟道晶体管上形成张力膜以及在N沟道晶体管上形成 压力膜来制造半导体器件——发明人为En， William George; Milptas， CA。
US6815274:发明人为Hsieh， Ming-Chang——亚微米自对准硅 化物工艺的抗蚀剂保护氧化物结构(Resist protect oxide structure of
sub-micron salicide process )--通过在必须屏蔽以免自对准石圭4b的
衬底区域上创建氧化物氮氧化物的构图层来形成用于亚微米自对准 硅化的抗蚀剂保护氧化物。
US6348389: Chou等人——包括端点蚀刻的形成和蚀刻抗蚀剂 保护氧化物层的方法(Method of forming and etching a resist protect
oxide layer including end-point etch )--抗蚀剂保护氧化物层的形成
和蚀刻包括在半导体衬底上形成浅沟槽隔离以及使用端,泉蚀刻模式 沉积和蚀刻抗蚀剂保护氧化物层。
US6528422: Huang等人——用于通过额外抗蚀剂保护氧化物 (RPO )阻挡修正0.25 ^pi IT-RAM的方法(Method to modify 0.25 jjn
IT-RAM by extra resist protect oxide (RPO) blocking )--单晶体管
RAM器件的制造包括创建额外抗蚀剂保护氧化物阻挡层以阻止在所 选位置处的自对准硅化物形成。
US6686276: Edrei——具有多晶硅/自对准硅化物栅极的半导体 芯片及其制造方法(Semiconductor chip having both polycide and
salicide gates and methods for making same )--集成半导体电^各制造
包括在多晶硅衬底上淀积硅化钛和耐熔金属，用于形成多晶硅和自 对准硅化物晶体管栅极。
US6468904: Chen等人——用于选择性CoSix形成的RPO工艺 (RPO process for selective CoSix formation )——集成电^各器件生 产包括对覆盖待硅化的器件区域的复合抗蚀剂保护氧化物层的顶部 部分进行干法蚀刻，其中对其余部分进行湿法蚀刻。
US5252848: Adler——低电阻场效应晶体管。
发明内容
本发明的一些示例性实施例提供制造具有双应力层的CMOS晶 体管的结构和方法，其特征如下。
一种半导体器件的制造方法的 一个示例性实施例包括以下步
骤
提供具有第一器件区域和第二器件区域的衬底；在第一器件区 域中提供第一类型FET晶体管，并且在第二器件区域中提供第二类 型FET晶体管；
在第一和第二器件区域之上形成蚀刻停止层，并且在第一器件 区域之上形成第 一应力层；第 一应力层对第 一器件区域中的衬底施 加第一类型应力；
在第二器件区域之上形成第二应力层；
第二应力层对第二器件区域中的衬底施加第二类型应力。
一种半导体器件的制造方法的另 一个示例性实施例包括以下步
骤
提供具有PFET区域和NFET区域的衬底；在PFET区域中提供 PFET晶体管，并且在NFET区域中提供NFET晶体管；PFET晶体 管具有PFET硅化物区域；NFET晶体管具有NFET硅化物区域；
在PFET区域和NFET区域之上形成蚀刻停止层；
在NFET区域之上形成第一应力层；第一应力层对NFET区域 中的衬底施加张应力；
在PFET区域中的蚀刻停止层之上形成第二应力层；第二应力层 对衬底施加压应力。
本示例性实施例的一个方面是PFET晶体管，包括PFET栅电 介质层、PFET栅电极、在PFET栅电极之上的PFET帽层、PFET隔 离件、与栅电极邻近的PFET源和漏区域、在PFET源和漏区域上的 PFET硅化物区域；和NFET晶体管，包括NFET栅电介质层、NFET 栅电极、NFET栅电极之上的NFET帽层、NFET隔离件、与NFET 栅电极邻近的NFET源和漏区域、在NFET源和漏区域上的NFET 硅化物区域。
本示例性实施例的一个方面是其中在NFET区域之上形成第一 应力层的步骤包括
在衬底表面之上形成第一应力层； 在PFET区域之上形成PFET掩膜层；
将蚀刻停止层用作蚀刻阻止件，由此使蚀刻停止层保护PFET区 域中的PFET硅化物区域，来蚀刻和去除PFET区域中的第 一应力层； 去除PFET掩膜层。
一种半导体器件的 一 个示例性实施例包括
具有第 一器件区域和第二器件区域的衬底；在第 一 器件区域中 具有第一类型FET晶体管，以及在第二器件区域中具有第二类型 FET晶体管；
在第一和第二器件区域之上的蚀刻停止层，以及在第一器件区 域之上的第一应力层；第一应力层对第一器件区域中的衬底施加第 一类型应力；
在第二器件区域之上的第二应力层；
第二应力层对第二器件区域中的衬底施加第二类型应力。
本示例性实施例的一个方面是其中第一器件区域是NFET器 件区域，第 一类型FET晶体管是NFET晶体管，第二器件区域是PFET 器件区域，第二类型FET晶体管是PFET晶体管，第一类型应力是 张应力，第二类型应力是压应力。
本示例性实施例的另一个方面是其中第一器件区域是PFET器 件区域，第 一类型FET晶体管是PFET晶体管，第二器件区域是NFET 器件区域，第二类型FET晶体管是NFET晶体管，第一类型应力是 压应力，第二类型应力是张应力。
本示例性实施例的一个方面是其中第一和第二类型FET晶体 管还包括硅化物区域。
以上和以下优点及特点只是代表性实施例，并不是详尽的和/或 唯一的。提供它们只是为了帮助理解本发明。应该理解它们不是权 利要求所限定的全部发明的代表，不作为对权利要求所限定的本发 明的限制，或对权利要求的各种等同方案的限制。例如，这些优点 中的有些可能相互冲突，因为它们不能在单个实施例中同时存在。 类似地，有些优点适合本发明的一个方面，而不适合其他方面。此 外，所请求保护的发明的某些方面这里未作讨论。然而，除为了篇 幅和减少重复外，关于这里未作讨论的那些，不应该从这里讨论的 那些中作出任何推论。因而，特点和优点的这个概括在确定等同时 不应该认为是决定性的。本发明的其他特点和优点将在以下描述中， 从附图和从权利要求中变得显而易见。
从以下连同附图所作的描述，将更清楚地理解根据本发明的半 导体器件的特点和优点，以及根据本发明的制造这种半导体器件的 工艺的其它细节，其中相同标号指示类似或对应的元件、区域和部
分，并且其中
图1至图6是用于说明制造根据本发明的第一示例性实施例的 半导体器件的方法的横截面图。
图7是用于制造根据本发明的第二示例性实施例的半导体器件 的横截面图。
具体实施例方式
I.第一示例性实施例 A.概述
第 一示例性实施例示出了 一种半导体器件的结构和制造方法， 该半导体器件在衬底的第一器件区域之上具有蚀刻停止层(例如底 部氧化物层)，它保护下面的晶体管和硅化物区域免受第二应力层 的随后蚀刻。这样能改进硅化物薄层电阻。
另 一个特点是在衬底的两个区域上形成两种不同类型的应力层 (例如一个压应力和一个张应力)。应力层能增加两个区域中的器
件性能，特别是在两个区域具有不同器件类型(例如PFET或NFET ) 的情况下。在一个优选实施例中，在NFET器件区域(例如12)之 上形成张应力层(例如66)，并且在PFET器件区域(例如14)之 上形成压应力层(例如71)。
B. 示例性方法实施例——具有蚀刻停止层以保护晶体管的双 应力层
在图1至图6并且更特别地在图2所示的非限制示例中，在衬 底的第一区域(例如NFET区域12)之上形成底部氧化层(65)。 如图3所示，底部氧化层(65)保护下面的硅化物区域(44)免受 第二应力层(例如中间氮化物层66)的蚀刻(见图3)。这样改进 第一区域(例如14)中的硅化物44薄层电阻。
同样参考图6，在NFET器件区域12之上形成张应力层66，并 且在PFET器件区域14之上形成压应力层71。
张应力层66在NFET器件的沟道上引起张应力，从而增加NFET 载流子迁移率。压应力层71在PFET沟道上引起压应力，从而增加 PFET载流子迁移率。衬底区域上的应力增加PFET和NFET器件性 能。
C. 第一示例性实施例
图1至图6表示第一示例性实施例。参考图1，提供具有第一区 域(例如NFET区域12 )和第二区域(例如PFET区域14 )的衬底 10。
本示例性描述将第一区域称作NFET区域12以及将第二区域称 作PFET区域14,但是这些区域显然可以互换，并且本描述不是限 制性的。
衬底可以是任何半导体衬底，并且优选地是p掺杂硅晶片。衬 底可以包括掺杂阱，例如p阱和n阱。例如，图1示出了 PFET区域 14中的n阱13。可以包括其他阱，例如NFET区域中的p阱(未示出)。
在PFET区域14中提供PFET晶体管46,并且在NFET区域12 中提供NFET晶体管48。PFET晶体管46具有PFET硅化物区域44。 NFET晶体管48具有NFET硅化物区域63。
PFET晶体管46可以包括PFET栅电介质层30、 PFET栅电极 34、在PFET栅电极34之上的PFET栅硅化物层(或帽层)36、 PFET 隔离件38和40、邻近栅电极34的PFET源和漏区域26、在PFET 源和漏区域26上的PFET硅化物区域44、以及PFET沟道31。
NFET晶体管48可以包括NFET栅电介质层54、 NFET栅电极
隔离件60和62、邻近NFET栅电极56的NFET源和漏区域50、和 在NFET源和漏区域50上的NFET硅化物区域63、以及NFET沟道 53。
D.形成包括NFET区域12中的两个或更多电介质层和PFET区 域14中的第一电介质层的电介质应力膜
接下来，在衬底表面之上形成蚀刻停止层和第一应力层。应力 层可以是电介质膜，由包括第一电介质层的两个或更多电介质层与 一个应力层所组成。
在本例中，参考图2和图3,在NFET区域12中的衬底10之上 形成蚀刻停止层65和第一应力层66 (例如ONO层65、 66、 67)， 并且在PFET区域14中的衬底之上形成蚀刻停止(例如底部电介质) 层65。
这可以通过首先在整个衬底之上沉积ONO层65、 66、 67并且 然后对NO层66、 67构图以从PFET区域14去除NO层66、 67来形成。
例如，参考图2，在整个衬底10表面之上形成ONO层65、 66、 67。 ONO层65、 66、 67可以包括底部氧化物层65、中间氮化物层 66和顶部氧化物层67。
蚀刻停止层65可以包括氧化物或SiON并且优选地包括氧化物。
蚀刻停止层可以包括一种材料，它关于第一应力层66具有优选地大 于1:4并且更优选地大于1:10的蚀刻选择性。蚀刻停止层可以具有 在20埃与80埃之间的厚度。
蚀刻停止层(例如底部氧化物层65 )优选地关于第 一应力层(例 如N层66)具有大于1:4并且更优选地大于1:10的蚀刻选择比(使 用第一蚀刻剂)。
第一应力层(例如中间氮化物(张应力)层)66优选地包括氮 化物、SiON或SiC,或其他低k电介质(k小于或等于3.0)。第一 应力层可以包括在FET沟道上引起适当应力的任何材料。第一应力 层可以包括一个或多个层。优选地，第一应力层具有优选地在 十0.4GPa与+2.6GPa之间的张应力，并且可以具有在200埃与1200 埃之间的厚度。
顶部电介质(例如氧化物)层67可以具有在100埃与300埃之 间的厚度。
参考图3,在ONO层上形成NFETONO掩膜69，它在PFET区 域14之上具有开口。
然后蚀刻和去除在PFET区域14中的顶部氧化物层67和中间氮 化物层66。蚀刻在底部氧化物层65上停止。例如，可以使用包括 CF4/CH2F2的蚀刻对顶部氧化物层67进行蚀刻。可以^吏用包括 CF4/CH3F/02的蚀刻对应力层(例如中间氮化物)层66进行蚀刻。 应力层66的蚀刻可以使用关于蚀刻停止层65具有大于1:4并且优选 i也大于1:10的蚀刻选择性的蚀刻剂。
本实施例的非限制优点是PFET区域14中的底部氧化物层65 保护PFET硅化物区域36、 44免受中间氮化物层66的蚀刻。这样改 进硅化物区域36、 44的电阻控制。
然后去除NFET掩膜69。
E.形成第二应力层
可以在PFET区域14中而不在NFET区域12中的底部氧化物层 65和PFET晶体管46之上，形成应力层71 (例如氮化物压力层)71。
例如，参考图4，在PFET区域14中的底部氧化物层65和PFET 晶体管46之上以及在NFET区域12中的ONO层65、 66、 67之上， 形成氮化物(压力)层71。
(压力)氮化物层71可以具有在-0.4GPa与-3.6GPa之间的压应 力和在200埃与1200埃之间的厚度(压应力为-ve Pa而张力为+ve )。
压力层71在PFET区域中的衬底上并且更优选地在PFET晶体 管的沟道上引起压应力。应力层可以包括对衬底产生适当应力的任 何适当材料。例如，压应力层71可以由SiN、氮氧化石圭或SiC形成。
参考图5,在PFET区域中的氮化物(压力)层71之上形成PFET 氮化物掩膜72。PFET氮化物掩膜72在NFET区域12之上具有开口 。
其次，蚀刻和去除在NFET区域中的氮化物层71。
如图6所示，然后去除PFET氮化物掩膜72。
底部氧化物层65优选地在PFET区域14中具有等于或小于在 NFET区域12中的厚度。
F. 完成器件
如图6所示，在氮化硅层71和NON层65、 66、 67之上形成电 介质层74。
其次，形成互连(例如76、 78)以与PFET晶体管46接触。 使用另外互连层和电介质层，完成器件。
G. 第二实施例——改变张应力层和压应力层形成的顺序 参考图7,在第二示例性实施例中，在NFET区域中的电介质膜
66A、 67A(例如NO层66A、 67A)之前，可以形成蚀刻停止层65A
和压应力层71A。
参考图7，在整个衬底表面之上形成底部氧化物层65A。 在整个衬底表面之上形成氮化物层71A，并且然后构图以从
NFET区域12中去除层71A。底部电介质层(例如氧化物层)65A
将保护NFET区域12中的硅化物区域63免受氮化物蚀刻。这样将
改进硅化物区域63薄层电阻均匀性。
然后将在整个衬底表面之上，例如在PFET区域14中的PFET应力层(氮化物层)71A之上和在NFET区域12中的底部氧化物层 65A之上，形成NFET应力层(例如中间氮化物层66A和顶部氧化 物层67A)。
使用构图工艺(抗蚀剂掩膜然后蚀刻)从PFET区域14中去除 NFET应力层(例如中间氮化物层)66A和顶部氧化物层67A。
随后处理(例如接触、互连和电介质层)可以如图7所示和如 常规技术那样形成。
H.非限制示例性实施例
在以上描述中提出了许多具体细节，例如流速、压力设置、厚 度等，以便提供对本发明的更透彻理解。本领域技术人员将认识到 功率设置、驻留时间、气体流速是设备所特有的，并且将随设备的 品牌不同而变化。然而，对本领域技术人员来说将显然可以在不具 有这些细节的情况下实施本发明。另外，波有详细描述公知的工艺， 以便不会使本发明被不必要地混淆。
除非另外明确说明，否则各数值和范围应该理解为近似的，如 同在数值或范围的值之前存在用语"大约"或"近似" 一样。
给定刚刚所述的本发明的各种实施例，以上描述和il明不应该 作为限制如权利要求所限定的本发明的范围。
虽然已经参考本发明的优选实施例特别地示出和描述了本发 明，但是本领域技术人员将会理解，在不违反本发明的精神和范围 的情况下，可以在形式和细节上实现各种各样的改变。旨在包括各 种各样的变更及类似布置和过程，并且因此所附权利要求的范围应 该被给予最广泛解释，以便包含所有这样的变更及类似布置和过程。
权利要求
1.一种半导体器件的制造方法，包括以下步骤a)提供具有第一器件区域和第二器件区域的衬底；在所述第一器件区域中提供第一类型FET晶体管，并且在所述第二器件区域中提供第二类型FET晶体管；b)在所述第一和第二器件区域之上形成蚀刻停止层，并且在所述第一器件区域之上形成第一应力层；所述第一应力层对所述第一器件区域中的所述衬底施加第一类型应力；c)在所述第二器件区域之上形成第二应力层；d)所述第二应力层对所述第二器件区域中的所述衬底施加第二类型应力。
2. 根据权利要求1的方法，其中 所述第 一器件区域是NFET器件区域， 所述第一类型FET晶体管是NFET晶体管， 所述第二器件区域是PFET器件区域， 所述第二类型FET晶体管是PFET晶体管， 所述第一类型应力是张应力， 所述第二类型应力是压应力。
3. 根据权利要求1的方法，其中所述第 一器件区域是PFET器件区域， 所述第一类型FET晶体管是PFET晶体管， 所述第二器件区域是NF ET器件区域， 所述第二类型FET晶体管是NFET晶体管， 所述第一类型应力是压应力， 所述第二类型应力是张应力。
4. 根据权利要求1的方法，其中形成所述蚀刻停止层和所述第 一应力层的所述步骤还包括在所述第一和第二器件区域之上形成所述蚀刻停止层和所述第 在所述第一器件区域之上形成第一掩膜层；通过将所述蚀刻停止层用作蚀刻阻止件，由此使所述蚀刻停止 层在所述第一应力层的所述蚀刻期间保护所述第二类型FET晶体管 免受损坏，来蚀刻并去除所述第二器件区域中的所述第 一应力层；去除所述第一掩膜层。
5. 根据权利要求1的方法，其中所述第一和第二类型FET晶体 管还包括硅化物区域。
6. 根据权利要求1的方法，其中所述第一应力层包括从SiN、 S i O N 、 S i C和k小于3.0的低k电介质材料所组成的组中选择的材料， 以及所述蚀刻停止层包括氧化硅。
7. 根据权利要求1的方法，其中所述蚀刻停止层关于所述第一 应力层具有大于1:10的蚀刻选择比。
8. 根据权利要求1的方法，其中所述第一应力层具有在约 十0.4GPa与+2.6GPa之间的张应力，并且所述第二应力层具有在约 -0.4GPa与-3.6GPa之间的压应力。
9. 根据权利要求1的方法，其中所述第二应力层具有在约 十0.4GPa与+2.6GPa之间的张应力，并且所述第 一应力层具有在约 -0.4GPa与-3.6GPa之间的压应力。
10. —种半导体器件的制造方法，包括以下步骤a) 提供具有PFET区域和NFET区域的衬底；在所述PFET区 域中提供PFET晶体管，并且在所述NFET区域中提供NFET晶体管； 所述PFET晶体管具有PFET硅化物区域；所述NFET晶体管具有 NFET硅化物区域；b) 在所述PFET区域和所述NFET区域之上形成蚀刻停止层；c )在所述NFET区域中的所述蚀刻停止层之上形成第 一应力层； 所述第 一应力层对所述NFET区域中的所述衬底施加张应力；d)在所述PFET区域中的所述蚀刻停止层之上形成第二应力层； 所述第二应力层对所述衬底施加压应力。
11. 根据权利要求10的方法，还包括 在所述NFET和PFET区域之上形成电介质层； 形成互连以使所述PFET和NFET晶体管接触。
12. 根据权利要求10的方法，其中所述PFET晶体管包括PFET栅电介质层、PFET栅电4及、在 所述PFET栅电极之上的PFET帽层、PFET隔离件、与所述栅电极 邻近的PFET源和漏区域、在所述PFET源和漏区域上的PFET石圭化 物区域；以及所述NFET晶体管包括NFET栅电介质层、NFET栅电极、在 所述NFET栅电极之上的NFET帽层；NFET隔离件、与所述NFET 栅电极邻近的NFET源和漏区域、在所述NFET源和漏区域上的 NFET硅化物区域。
13. 根据权利要求10的方法，其中在所述NFET区域之上形成 第一应力层的所述步骤包括在所述衬底表面之上形成所述第一应力层； 在所述PFET区域之上形成PFET掩膜层；将所述蚀刻停止层用作蚀刻阻止件，由此使所述蚀刻停止层保 护所述PFET区域中的PFET硅化物区域，来蚀刻并去除所述PFET 区域中的所述第一应力层；去除所述PFET掩膜层。
14. 根据权利要求10的方法，其中所述蚀刻停止层包括氧化物； 所述第一应力层包括氮化物；所述第二应力层包括氮化物、SiON或 SiC;所述第一应力层具有在约+0.4GPa与+2.6GPa之间的张应力， 并且所述第二应力层具有在约-0.4GPa与-3.6GPa之间的压应力。
15. 根据权利要求10的方法，其中在所述第一应力层之上形成 顶部电介质层，以在所述衬底之上形成ONO层。
16. —种半导体器件，包括a)具有第一器件区域和第二器件区域的衬底；在所述第一器件 区域中具有第一类型FET晶体管，以及在所述第二器件区域中具有 第二类型FET晶体管；b) 在所述第一和第二器件区域之上的蚀刻停止层，以及在所述 第 一器件区域之上的第 一应力层；所述第 一应力层对所述第 一器件 区域中的所述衬底施加第一类型应力；c) 在所述第二器件区域之上的第二应力层；d) 所述第二应力层对所述第二器件区域中的所述衬底施加第二 类型应力。
17. 根据权利要求16的半导体器件，其中 所述第 一器件区域是NFET器件区域， 所述第一类型FET晶体管是NFET晶体管， 所述第二器件区域是PFET器件区域， 所述第二类型FET晶体管是PFET晶体管， 所述第一类型应力是张应力， 所述第二类型应力是压应力。
18. 根据权利要求16的半导体器件，其中 所述第 一 器件区域是PFET器件区域， 所述第一类型FET晶体管是PFET晶体管， 所述第二器件区域是NFET器件区域， 所述第二类型FET晶体管是NFET晶体管， 所述第一类型应力是压应力， 所述第二类型应力是张应力。
19. 根据权利要求16的半导体器件，其中所述第一和第二类型 FET晶体管还包括硅化物区域。
20. 根据权利要求16的半导体器件，其中所述第一应力层包括 从SiN、 SiON、 SiC和k小于3.0的低k电介质材料所组成的组中选 择的材料；并且所述蚀刻停止层包括氧化硅。
21. 根据权利要求16的半导体器件，其中所述蚀刻停止层关于 所述第一应力层具有大于1:10的蚀刻选择比。
22. 根据权利要求16的半导体器件，其中所述第一应力层具有 在约+0.4GPa与+2.6GPa之间的张应力，并且所述第二应力层具有在 约-0.4GPa与-3.6GPa之间的压应力。
23.根据权利要求16的半导体器件，其中所述第二应力层具有 在约+0.4GPa与+2.6GPa之间的张应力，并且所述第 一应力层具有在 约-0.4GPa与-3.6GPa之间的压应力。
全文摘要
一种半导体器件的制造方法的示例性实施例包括以下步骤。提供具有第一器件区域和第二器件区域的衬底。在第一器件区域中提供第一类型FET晶体管，并且在第二器件区域中提供第二类型FET晶体管。在第一和第二器件区域之上形成蚀刻停止层，并且在第一器件区域之上形成第一应力层。第一应力层对第一器件区域中的衬底施加第一类型应力。在第二器件区域之上形成第二应力层。第二应力层对第二器件区域中的衬底施加第二类型应力。另一个示例性实施例是具有蚀刻停止层的双应力层器件的结构。
文档编号H01L27/092GK101114615SQ20071013970
公开日2008年1月30日 申请日期2007年7月27日 优先权日2006年7月28日
发明者李永明, 杨海宁, 林荣华, 陈永聪 申请人:国际商业机器公司;特许半导体制造有限公司