专利名称：快闪存储器的制作方法
技术领域：
本发明涉及一种存储器，特别是涉及一种NAND型快闪存储器的布局 及结构，可提升存储器的集成度。
背景技术：
近年来，随着可携式电子产品的需求增加，快闪存储器或可电子擦除可 编程只读存储器(electrically erasable programmable read-only memory,以下简 称为EEPROM)的技术以及市场应用也日益成熟扩大。这些可携式电子产品 包括有数字相机的底片、手机、游戏机(video game apparatus)、个人数字助 理(personal digital assistant, PDA)的存储器、电话答录装置以及可编程IC等 等。
快闪存储器为一种非挥发性存储器(non-volatile memory),其运作原理乃 通过改变晶体管或存储单元的阈值电压(threshold voltage)来控制相对应棚-才及 沟道的开启或关闭以达到存储数据的目的，使储存在存储器中的数据不会因 电源中断而消失。
一般而言，快闪存储器可区分为NOR型及NAND型两种架构，其中 NOR型快闪存储器读取快速，适合用在以编程转换为主的编程码快闪存储 器(codeflash)产品，而NAND型快闪存储器密度较高，适合用在以存取数据 为主的数据快闪存储器(data flash)。
随着电子产品日渐缩小，快闪存储器的集成度也必须随之提升，因此， 本发明提供一种快闪存储器的布局和结构，可提升快闪存储器，其利用特殊 设计的选择栅极的导线布局，可以使快闪存储器的体积更加缩小。
发明内容
本发明提供一种可提升元件集成度的快闪存储器的布局，包含基底、 第一有源区域，位于基底内，其中第一有源区域上设有串接在同一行上的第 一存储器单元串包含多个第一储存晶体管、第一选择栅极晶体管包含第一栅
极长度以及第二选择栅极晶体管包含第二栅极长度，其中，第一选择栅极晶 体管包含第一水平式栅极沟道，第二选择栅极晶体管包含第一凹入式栅极沟 道，其中，该等储存晶体管分别具有第三栅极长度。
此外，上述的快闪存储器的布局还包含第二有源区域，位于基底内，其 中第二有源区域上设有串接在同 一行上的第二存储器单元串包含多个第二 储存晶体管、第三选择栅极晶体管包含第四栅极长度以及第四选择栅极晶体
管包含第五栅极长度，其中，第三选择栅极晶体管包含第二凹入式栅极沟道， 第四选择栅极晶体管包含第二水平式栅极沟道，其中，该等储存晶体管分别
具有第六栅极长度；其中，第一选择栅极晶体管和该第三选择栅极晶体管排 列在同 一列上，而第二选择栅极晶体管和该第四选择片册才及晶体管排列在同一列上。
根据本发明的优选实施例，第一槺极长度、第二栅极长度、第三栅极长 度、第四栅极长度、第五栅极长度以及第六栅极长度为等长。
本发明的选择栅极晶体管具有凹入式栅极沟道，因此在浅沟槽隔离工艺 时可提供更大的工艺宽裕度并且可以使元件集成度提升。
图1绘示本发明NAND型快闪存储器的布局图。
图2a所绘示的本发明的NAND型快闪存储器沿有源区域54所视的剖 面示意图。
图2b所绘示的为本发明的NAND型快闪存储器沿有源区域68所视的 剖面示意图。
图2c所绘示的为本发明的NAND型快闪存储器沿有源区域80所视的 剖面示意图。
图2d所绘示的本发明的NAND型快闪存储器沿有源区域92的所视的 剖面示意图。
图3至图5,其分别绘示本发明NAND型快闪存储器的操作方式。
附图标记i兌明
50 NAND型快闪存储器
52基底
54、 66、 78、 90有源区域
56、 68、 80、 92存储器单元串 58、 60、 62、 64选择栅极晶体管 70、 72、 74、 76选择栅才及晶体管 82、 84、 86、 88选择栅极晶体管 94、 96、 98、 100选择栅极晶体管 102、 104、 106、 108 4册极导线 110、 112位接触垫
114、 116、 118、 120双位储存晶体管单元 122、 124、 126、 128双位储存晶体管单元
具体实施例方式
本发明NAND型快闪存储器为一种双选择栅极晶体管(duel SG)的存储 器架构，意即，在各个存储器单元串的两端均设有两个串联的选择栅极晶体 管。此外，在各个存储器单元串内的每一个存储器晶体管均为双位储存晶体管。
请参考图1，图1为本发明NAND型快闪存储器的布局示意图。如图1 所示，NAND型快闪存储器50包含基底52、有源区域54、 66、 78、 90, 位于基底52内，其中有源区域54上依序设有在同一行(row)上的选择栅极晶 体管58、 60、存储器单元串56以及选择栅极晶体管62、 64。此外，选择栅 极晶体管58串接选择栅极晶体管60;选择栅极晶体管62串接择栅极晶体管 64。
其中，存储器单元串56中包含多个双位储存晶体管单元，例如具有栅 极长度Li的双位储存晶体管单元114、 116。此外，选择栅极晶体管60、 62 具有凹入式栅极沟道(recessed channel)(图未示)；选择栅极晶体管58、 64具 有水平式栅极沟道(图未示)。选择栅极晶体管58、 60、 62、 64各具有相同的 栅极长度L2。
在有源区域66上依序设有在同一行上的选择栅极晶体管70、 72、存储 器单元串68以及选择栅极晶体管74、 76。选择栅极晶体管70串接选择栅极 晶体管72;选择栅极晶体管74串接选择栅极晶体管76。
其中，存储器单元串68中包含多个双位储存晶体管单元，例如具有栅 极长度L,的双位储存晶体管单元118、 120。此外，选择栅极晶体管70、 76
具有凹入式栅极沟道；选择栅极晶体管72、 74具有水平式栅极沟道，选择 栅极晶体管70、 72、 74、 76各具有相同的栅极长度L2。
在有源区域78上依序设有在同一行上的选择栅极晶体管82、 84、存储 器单元串80以及选择栅极晶体管86、 88。其中选择栅极晶体管82串接选择 栅极晶体管84;选择栅极晶体管86串接选择栅极晶体管88。其中存储器单 元串80中包含多个双位储存晶体管单元，例如具有栅极长度L,的双位储存 晶体管单元122、 124。此外，选择4册极晶体管84、 86具有凹入式栅极沟道； 选择栅极晶体管82、 88具有水平式栅极沟道，选择栅极晶体管82、 84、 86、 88各具有相同的栅极长度L2。
另外，有源区域90上依序设有在同一行上的选择栅极晶体管94、 96、 存储器单元串92以及选择栅极晶体管98、 100。其中选择栅极晶体管94串 接选择栅极晶体管96;选4争4册极晶体管98串接选择栅4及晶体管100。此外， 存储器单元串92中包含多个双位储存晶体管单元，例如具有栅极长度"的 双位储存晶体管单元126、 128。此外，选择栅极晶体管94、 IOO具有凹入式 栅极沟道；选4奪栅极晶体管96、 98具有水平式栅才及沟道，选4奪4册极晶体管 94、 96、 98、 100各具有相同的栅极长度L2。
根据本发明的优选实施例，以上所述的栅极长度L,等于栅极长度L2, 但不限于此，栅极长度Li和栅极长度L2亦可为不同长度。此外，具有水平 式栅极沟道的选择栅极晶体管58、 64、 72、 74、 82、 88、 96、 98在操作的 时候永远处于耗尽模式(depletionmode)，意即，选择4册极晶体管58、 64、 72、 74、 82、 88、 96、 98,在才喿作时，永远处于开启状态。
在NAND型快闪存储器50中，在同一列上的选择栅极晶体管58、 70、 82、 94依序以栅极导线102电连接。同样地，在同一列上的选择栅极晶体管 60、 72、 84、 96依序以栅极导线104电连接、选择栅极晶体管62、 74、 86、 98依序以栅极导线106电连接、选择栅极晶体管64、 76、 88、 IOO依序以栅 极导线108电连接。此外，在栅极导线102、 108的一侧分别有数个位接触 垫IIO、 112，用来传送位线电压信号。
本发明的选择栅极晶体管具有凹入式栅极沟道，因此在浅沟槽隔离工艺 时可提供更大的工艺宽裕度并且可以使元件集成度提升。例如，栅极导线的 线宽(width)可缩小到0.09fim,而斥册极导线的线距(space)亦可缩小到 0.09(im。，因此栅极导线所占的空间较已知技术的栅极导线所占的空间为小。
请参考图2a，其绘示的是本发明的NAND型快闪存储器沿着图1中的 有源区域54所视的剖面示意图。
如图2a所示，快闪存储器50包含有基底52、存储器单元串56,设于 基底52上、具有凹入式栅极沟道且包含栅极长度L2的选择栅极晶体管60、 具有水平式栅极沟道且包含栅极长度L2的选择栅极晶体管58、具有凹入式 栅极沟道且包含栅极长度L2的选择栅极晶体管62以及具有水平式栅极沟道 且包含栅极长度L2的选择栅极晶体管64,此外存储器单元串56中包含多个 双位储存晶体管单元，例如具有栅极长度L,的双位储存晶体管单元114、 116， 其中存储器单元串56所包含的双位储存晶体管单元数量可以为16个或是32 个，且为PMOS晶体管。
其中，选择栅极晶体管60直接串联存储器单元串56的一端，选择栅极 晶体管58直接串联选择栅极晶体管60;选择栅极晶体管62直接串联存储器 单元串56的另 一端，选择栅极晶体管64直接串联选择4册极晶体管62。
在本发明的优选实施例中，具有水平式栅极沟道的选择栅极晶体管58、 64永远处于耗尽模式，意即，在操作时，永远处于开启状态。
图2b所绘示的为本发明NAND型快闪存储器沿着图1中的有源区域66 所视的剖面示意图。快闪存储器50包含有基底52、存储器单元串68，设于 基底52上、具有水平式栅极沟道且包含栅极长度L2的选择栅极晶体管72、 具有凹入式栅极沟道且包含栅极长度L2的选择栅极晶体管70、具有水平式 栅极沟道且包含栅极长度L2的选择栅极晶体管74、具有凹入式栅极沟道且 包含栅极长度L2的选择栅极晶体管76。此外存储器单元串68中包含多个双 位储存晶体管单元，例如具有栅极长度I^的双位储存晶体管单元118、 120, 其中存储器单元串68所包含的双位储存晶体管单元数量可以为16个或是32 个，且为PMOS晶体管。其中，选择栅极晶体管72直接串联存储器单元串 68的一端，选择栅极晶体管70直接串联选择栅极晶体管72;选择栅极晶体 管74直接串联存储器单元串68的另一端，选择栅极晶体管76直接串联选 择栅极晶体管74。
在本发明的优选实施例中，具有水平式栅极沟道的选择栅极晶体管72、 74永远处于耗尽模式，意即，在操作时，永远处于开启状态。
图2c所绘示的为本发明NAND型快闪存储器沿着图1中的有源区域78 所视的剖面示意图。快闪存储器50包含有基底52、存储器单元串80，设于基底52上、具有凹入式栅极沟道且包含栅极长度L2的选择栅极晶体管84、 具有水平式栅极沟道且包含栅极长度L2的选择栅极晶体管82、具有凹入式 栅极沟道且包含栅极长度L2的选择栅极晶体管86、具有水平式栅极沟道且 包含栅极长度L2的选择栅极晶体管88。此外存储器单元串80中包含多个双 位储存晶体管单元，例如具有栅极长度I^的双位储存晶体管单元122、 124, 其中存储器单元串80所包含的双位储存晶体管单元数量可以为16个或是32 个，且为PMOS晶体管。其中，选择栅极晶体管84直接串联存储器单元串 80的一端，选择栅极晶体管82直接串联选择栅极晶体管84;选择栅极晶体 管86直接串联存储器单元串80的另一端，选择栅极晶体管88直接串联选 择4册极晶体管86。
在本发明的优选实施例中，具有水平式栅极沟道的选择栅极晶体管82、 88永远处于耗尽模式，意即，在操作时，永远处于开启状态。
图2d所绘示的为本发明NAND型快闪存储器沿着图1中的有源区域92 所视的剖面示意图。快闪存储器50包含有基底52、存储器单元串92,设于 基底52上、具有水平式栅极沟道且包含栅极长度L2的选择栅极晶体管96、 具有凹入式栅极沟道且包含栅极长度L2的选择栅极晶体管94、具有水平式 栅极沟道且包含栅极长度L2的选才奪栅极晶体管98、具有凹入式栅极沟道且 包含栅极长度L2的选择栅极晶体管100。此外存储器单元串92中包含多个 双位储存晶体管单元，例如具有栅极长度Li的双位储存晶体管单元126、 128， 其中存储器单元串92所包含的双位储存晶体管单元数量可以为16个或是32 个，且为PMOS晶体管。其中，选择栅极晶体管96直接串联存储器单元串 92的一端，选择栅极晶体管94直接串联选择栅极晶体管96;选择栅极晶体 管98直接串联存储器单元串92的另一端，选择栅极晶体管100直接串联选 择栅极晶体管98。在本发明的优选实施例中，具有水平式栅极沟道的选纟奪栅 极晶体管96、 98永远处于耗尽模式，意即，在操作时，永远处于开启状态。
请参阅图3至图5，其分别绘示本发明NAND型快闪存储器50的操作 方式。
如图3所示，其绘示同时读取(read)存储器单元串68、 92的操作方式。 首先，在存储器单元串56、 68、 80、 92上施加电压1伏特，在位接触 垫IIO上施加电压O伏特，在位接触垫112上施加电压2.5伏特，在基底52 上施加电压0伏特(图未示)，并且使栅极导线102、 108呈现关闭状态，以
及^f吏栅极导线104、 106呈现开启状态。
值得注意的是，如上述选择栅极晶体管5S、 64、 72、 74、 82、 88、 96、 98,在操作时，因为是在耗尽模式下，所以永远处于开启状态，因此栅极导 线102、 104、 106、 108的开启和关闭只影响到选择栅极晶体管60、 62、 70、 76、 84、 86、 94、 IOO的开启和关闭。
图3中所绘示圆圈符号的选择栅极晶体管为开启，绘示叉符号的选择栅 极晶体管为关闭，如此一来，即可读取存储器单元串68和92中所储存的数 据。
以下图4至图5中所绘示圓圈符号的选择栅极晶体管皆为开启，绘示叉 符号的选择栅极晶体管皆为关闭。
如图4所示，其绘示写入(program)存储器单元串68、 92的操作方式， 在存储器单元串56、 68、 80、 92上施加电压6伏特，在位接触垫110上的 电压为浮置(floating)，在位接触垫112上施加电压-3伏特，在基底52上施 加电压O伏特(图未示)，并且使栅极导线102、 108呈现关闭状态，以及使栅 极导线104、 106呈现开启状态，如此一来，即可将数据个别写入包含于存 储器单元串68、 92内的双位储存晶体管单元，例如，双位储存晶体管单元 114、 116， 126、 128。
如图5所示，其绘示区块擦除(block erase)存储器单元串56、 68、 80、 92的操作方式，在存储器单元串56、 68、 80、 92上施加电压-7伏特，在位 接触垫110上施加电压8伏特，在位接触垫112上施加电压8伏特，在基底 52上施加电压8伏特(图未示)，本实施例使4册极导线102、 104、 106、 108 皆呈现开启状态，如此一来，即可擦除存储器单元串56、 68、 80、 92之中 该区块所储存的数据。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种快闪存储器，包含:基底；包含多个储存晶体管的存储器单元串，设于该基底上，其中该等储存晶体管分别具有第一栅极长度；包含第二栅极长度的第一选择栅极晶体管，串接于该存储器单元串；以及包含第三栅极长度的第二选择栅极晶体管，串接于该第一选择栅极晶体管，其中该第一选择栅极晶体管及该第二选择栅极晶体管之一包含有凹入式栅极沟道。
2. 如权利要求1所述的快闪存储器，其中该存储器单元串包含多个双位 储存晶体管。
3. 如权利要求1所述的快闪存储器，其中该第一栅极长度、第二栅极长 度以及第三栅极长度相等。
4. 一种快闪存储器，包含 基底；第一有源区域，位于该基底内，其中该第一有源区域上设有串接在同一 行上的第 一存储器单元串包含多个第 一储存晶体管、第 一选择栅极晶体管包 含第一栅极长度以及第二选择栅极晶体管包含第二栅极长度,其中，该第一 选择栅极晶体管包含第一水平式栅极沟道，该第二选择栅极晶体管包含第一 凹入式栅极沟道，其中，该等储存晶体管分别具有第三栅极长度；以及第二有源区域，位于该基底内，其中该第二有源区域上设有串接在同一 行上的第二存储器单元串包含多个第二储存晶体管、第三选择栅极晶体管包 含第四栅极长度以及第四选择栅极晶体管包含第五栅极长度，其中，该第三 选择栅极晶体管包含第二凹入式栅极沟道，该第四选择栅极晶体管包含第二 水平式栅极沟道，其中，该等储存晶体管分别具有第六栅极长度，其中，该第一选择栅极晶体管和该第三选择栅极晶体管排列在同一列 上，而该第二选择栅极晶体管和该第四选择栅极晶体管排列在同 一列上。
5. 如权利要求4所述的快闪存储器，其中该第一选择栅极晶体管紧邻该 第三选择栅极晶体管。
6. 如权利要求4所述的快闪存储器，其中该第二选择栅极晶体管紧邻该第四选择栅极晶体管。
7. 如权利要求4所述的快闪存储器，其中该第一存储器单元串包含多个 第一双位储存晶体管单元。
8. 如权利要求4所述的快闪存储器，其中该第二存储器单元串包含多个 第二双位储存晶体管单元。
9. 如权利要求4所述的快闪存储器，其中该第四栅极长度、第五栅极长 度以及第六栅极长度相等。
10. 如权利要求4所述的快闪存储器，其中该第一栅极长度、第二栅极长 度以及第三栅极长度相等。
全文摘要
本发明公开了一种快闪存储器，其特征在于存储器单元串的二侧的选择栅极晶体管分别具有凹入式栅极沟道和水平式栅极沟道两种不同的结构。由于采用凹入式栅极沟道的设计，使连结选择栅极晶体管的栅极导线的线距缩小，因此使元件集成度提升，同时提高浅沟槽隔离工艺的宽裕度。此外，在存储器单元串的一侧，构成至少一选择栅极沟道为开启状态的耗尽元件。
文档编号H01L27/115GK101383350SQ20071014880
公开日2009年3月11日 申请日期2007年9月3日 优先权日2007年9月3日
发明者萧清南, 黄仲麟, 黄信斌 申请人:南亚科技股份有限公司