专利名称：带有自举存储器电源的高性能寄存器文件和相关方法
技术领域：
本发明涉及多端口寄存器，更具体地涉及，提高多端口寄存器文件的性能。
背景技术：
寄存器文件，或者简单地说，寄存器，是众所周知的小型、快速的局部存储器阵列。一个典型的n×m寄存器文件包括n行宽度为m的存储锁存器，例如，单字节，字或多字。寄存器文件包括，例如，先进先出(FIFO)或串行移位寄存器和先进后出(FILO)或推入/弹出寄存器。FIFO可以是例如循环移位寄存器，或带有至少一个输入端口和至少一个输出端口的多端口寄存器。另外，这样的典型多端口寄存器可以被用于提高比如在处理器数据队列中的处理器性能，或用作流水线寄存器。
在现有技术的流水线结构中，同步逻辑以流水线分割成段或级。因此，在流水线处理器中，比如，处理器时钟为整个处理器逻辑上以策略位置分布的流水线寄存器计时。理想状态下，刚好在计时进入下一级时，锁存在一个流水线级的数据传递并到达下一级。因此，流水线寄存器作为数据单元之间的分界贯穿流水线级。因而，对于一个N段流水线而言，N个数据单元可以横贯流水线，其中每一段中有一个数据单元。同样在理想状态下，通过N级的逻辑延迟是N个时钟周期，也就是说，每一个数据单元在流水线中用的时间不会超过它穿过整个逻辑所需的时间。因此，理想的寄存器不会增加有损于总体性能的路径延迟。
然而，无论是何种类型(FIFO或FILO)或何种用途的寄存器，比如说，局部存储器或流水线分界，寄存器实际上都增加了路径延迟。因而，例如对于流水线电路来说，时钟周期将流水线寄存器之间的逻辑深度限制到小于任何给定时钟频率的时钟周期。相反，寄存器间的传播延迟被寄存器延迟抵消或减少，这里寄存器延迟是穿过整个寄存器的时间，也就是进入寄存器到从寄存器出来的时间。因此，寄存器延迟减少了每一级的逻辑的可用时间。
而且，寄存器延迟是加性的，因为它在每一级都会遇到。对于一个具有10个流水线级的流水线电路来说，例如，10个附加的寄存器延迟可以给每个数据单元穿过流水线所需的时间增加一个或多个时钟周期，这也称作等待时间。通常设计者减少级之间的逻辑，并相应增加总级数，从而适应这些寄存器延迟。每一个附加级增加电路复杂度但不增加芯片功能；另一方面，其消耗可用的电路面积或耗材，由此减小逻辑密度。而且，每个附加级增加芯片功率但也不增加其功能，所以降低芯片效率。当然，当寄存器延迟相对于其它路径逻辑减少时，这些问题都迎刃而解。
因此，需要改善寄存器性能。
发明内容
本发明的一个目的在于改善寄存器性能；本发明的另一个目的在于减少寄存器延迟；本发明的另一个目的还在于减少流水线路径的等待时间。
本发明涉及多端口寄存器文件，包括一个或多个多端口寄存器文件的集成电路(IC)芯片，和从多端口寄存器文件读取数据的方法。对多端口寄存器文件的存储锁存器的电源被例如以一个高K电介质自举电容器选择性地自举到高于存取过程中的电源电压。
参照附图，从以下本发明的优选实施方式的具体描述中，将会更好地理解上述及其它目的、方面和优点，其中
图1A所示为带有自举电源的优选两端口存储寄存器锁存器的实例，根据本发明的一种优选实施方式，这样一种锁存器可以被包括在一个高性能的n×m寄存器文件之中；图1B所示为从三种基本电源电压0.7V，0.9V和1.1V提升单元供电电压与典型寄存器文件单元的性能提高之间的比较；图2所示为优选实施方式的单元的优选实施方式高性能n×m寄存器文件的横截面实例。
具体实施例方式
现在参考附图，更具体地，图1所示为带有自举电源的优选多端口寄存器单元100的实例，所述单元例如根据本发明的优选实施方式可以被包括在一个高性能的n×m多端口寄存器文件中。该实例中多端口寄存器单元100是一个两端口存储寄存器锁存器，它优选地包含在称为CMOS的绝缘栅技术中。寄存器单元100包括一对交叉耦合的反相器102，104。一对写通过门场效应晶体管(FET)106，108被连接到该交叉耦合的反相器102，104。字选择线110被连接到写通过门FET106，108的栅极，写通过门FET 106，108被连接在交叉耦合的反相器102，104和一对互补写线，即写真(WRT)112和写补(WRC)114之间。交叉耦合的反相器102，104的每一个包括p型FET(PFET)102p，104p和n型FET(NFET)102n，104n并且被连接在字电源116和电源返回或寄存器地之间。交叉耦合的反相器中的一个(该实例中114)的输出118被连接到一对串联的NFET 120，122中的一个的栅极。串联NFET 120，122被连接在地(不需要是寄存器地)和读数据输出线124之间。读选择线126被连接到串联的NFET 120，122中的另一个的栅极。因此，单元内容118和读选择线126在读数据输出线124″与非″。电容器128，优选的是线间耦合电容，耦合读选择线126到字电源116。对于附加或增强的自举电容而言，优选地，电容器128可以为高K电介质电容器，比如，用高K电介质材料将读选择线126与字电源116布线层隔离(passivate)。而且，电容器128可以包括在每一条读选择线126和字电源116之间单独形成的电容器(比如，FET电容器，或导电板，或交流布线层)。
写寄存器单元100首先将计划中的数据值置于互补位写线对112，114上，驱动一个位写线成为高电平，另一个位写线成为低电平。然后，字选择线110被驱动为高，从而打开通过门FET 106，108。打开通过门FET 106，108将互补位写线对112，114耦合至交叉耦合反相器102，104。数据的单个位被传送到交叉耦合反相器102，104。然后，字选择线110回低，从而关闭通过门FET 106，108，将数据锁存在交叉耦合反相器102，104中。
然而，在读取数据之前，写选择线126为低，字电源116处在一个正常的电源电压上，即Vdd。所以，整个阵列电源电压被施加到自举电容器128，即充满至Vdd。写数据输出线124被预充电为高，然后可以被允许悬置。通过将读选择线126驱动为高，存储的数据可以被读出，读选择线126和单元内容″与非″，即在反相器104的输出118。所以，在读选择线126为高的情况下，如果输出118为高，读数据输出线124被拉低；或者，保持为高。但是，另外，自举电容器128自举字电源116到Vdd以上，即，到Vdd+δ。这一差压主要是自举电容器128的自举电容和电源线116的视在电容的比的函数，所述视在电容包括直接和间接(比如，通过交叉耦合反相器PFET 102P或104P)单元电容。正如以上所提到的，除线到线耦合电容，自举电容器128还可以包括专门添加用来增强自举电容的空间电容器(比如，相邻布线层上两块板的面积电容器或FET电容器)。如果单元内容内部节点118为高，自举电源电压116有助于切换读数据输出线124，因为Vdd+δ传递给NFET120的栅极，增大了切换读数据输出线124的驱动。
图1B所示为从分别在130，132和134的每一个中的三种基本电源电压0.7V，0.9V和1.1V提升单元电源电压与典型寄存器文件单元比如图1A中的100的性能提高的比较。因此，性能的提高可以通过提升实例130，132和134中每一个的单元电源直到达到一个上限来实现，当读性能的提高基本稳定时，比如，增加的输出转变时间偏移了两个″与非″的装置120，122中单个FET(120)的附加驱动。
图2所示为优选实施方式的单元的优选实施方式高性能n×m寄存器文件140的横截面实例，所述单元比如图1A的两端口存储寄存器锁存器100。在这个实例中，示出了N个字或行的3条读字线126-0，126-1和126-2，以一个字126-1的单个位示出了单个的两端口存储寄存器锁存器100。典型的行驱动器142-0，142-1，142-2驱动相应的读字线126-0，126-1，126-2。N条读字线126-0，126-1，126-2中的每一条被容性地耦合到相邻的共享行电源线144，146，148，150上，在本实例中这些共享行电源线144，146，148，150被连接到相邻读字线126-0，126-1，126-2的单元所共享。优选地，这种容性耦合来自读字线126-0，126-1，126-2与共享的行电源线144，146，148，150交织的物理布置，这类似于如该图2中示意示出的那样。因此，举例来说，读字线126-0，126-1，126-2和共享的行电源线144，146，148，150可物理上以最小间距位于同一芯片层上，并基本上如图所示地组织。每一条行电源线144，146，148，150包括至少一个连接在各条行供给线144，146，148，150和未选通电源线152，比如寄存器阵列或芯片电源Vdd之间的开关144-0，146-0，146-1，148-1，148-2，150-2，150-3等。在该实施例中，除连接到边界电源线比如126-1的边界单元，开关144-0，146-0，146-1，148-1，148-2，150-2，150-3是各条行电源线144，146，148，150各端的串联PFET对。每条读字线126-0，126-1，126-2同样断开和接通(打开和闭合)PFET开关144-0，146-0，146-1，148-1，148-2，150-2，150-3等。所以，当读字线，比如126-1，为高时，相应的行电源线146，148从阵列电源152解耦合，因为各对开关中的每一个都打开，比如PFET146-1，148-1断开。
通过将计划中的内容置于图1A中的补位写对112，114(即，驱动一个为高，另一个为低)并且驱动字选择线110为高来写入数据。一旦数据被写入选定的寄存器位置，字选择线110电平降低。通过将到相应行驱动器例如142-1的一个输入端驱动为低来选择读。响应输入端为低，选定的行驱动器142-1驱动相应的读字线126-1为高，它打开行电源开关，即断开连接对PFET 146-1，148-1。当开关146-1，148-1打开时，行电源线146，148从未选通电源154解耦合。同时，跨自举电容128的电荷将信号从读字线126-1耦合至行电源线146，148，将它们自举到Vdd以上。更高的单元内容118和读字线126-1“与非”。然而，更高的自举电压被传递给118，使得读位线124比正常切换即非自举情况下切换得快。之后，到行驱动器142-1的输入被提高，它降低了相应的读字线126-1的电平，关闭了行电源线146，148的开关146-1，148-1并将行电源线146，148重新连接到未选通电源154。因而，对每个选定字的读性能被提高了，从而提高了阵列的性能。
有利的是，自举寄存器中的行电源线增加了对于改善的存储寄存器读时间的读偏置。因此，对于优选的实施方式流水线中的相同逻辑需要更少的流水线级。因而电路和芯片效率被提高并且芯片等待时间被减少。
尽管根据优选实施方式描述了本发明，本领域的技术人员将会认识到在所附的权利要求的精神和范围内本发明可以通过修改来实施。本发明旨在所有这些改变和修改都要落入所附权利要求范围内。因而，实例和附图将被视为示例性的而不是限制性的。
权利要求
1.一种存储器阵列，包括以行和列排列的存储锁存器阵列；给所述阵列供电的阵列电源；耦合到所述阵列电源的每一行的行电源；多条字线，所述字线中的每一条选择所述存储锁存器的对应行并将对应的所述行电源与所述阵列电源解耦合；和选择性地驱动所述多条字线中的每一条的行选择器，来自每一条被选择性驱动的字线的驱动被耦合到所述对应的行电源，所述对应的行电源被耦合到所述阵列电源之上。
2.根据权利要求1所述的存储器阵列，还包括至少一个在所述阵列电源和所述对应行电源之间的电源开关，所述对应行电源通过所述至少一个电源开关被提供。
3.根据权利要求2所述的存储器阵列，其中每个所述对应行由一对行电源线供电，驱动所述每个对应行的字线耦合驱动到所述行电源线对的两条线。
4.根据权利要求3所述的存储器阵列，其中相邻的所述行的每一行共享所述行电源线对中的对应的一条。
5.根据权利要求4所述的存储器阵列，其中每条所述相邻行中的所述存储锁存器的半数被连接到所述行电源线对中的每一个共享的所述对应的一条。
6.根据权利要求5所述的存储器阵列，其中至少一个电源开关是两个电源开关，每个开关由相邻的字线切换。
7.根据权利要求5所述的存储器阵列，其中至少一个电源开关是在所述行电源线每一端的两个电源开关，每一个开关由相邻的字线切换。
8.根据权利要求7所述的存储器阵列，其中所述阵列是CMOS多端口寄存器文件并且所述电源开关是p型场效应晶体管(PFET)。
9.根据权利要求1所述的存储器阵列，其中所述存储锁存器的每一个是两端口存储寄存器锁存器。
10.根据权利要求9所述的存储器阵列，其中在所述CMOS多端口寄存器文件中的每个所述存储锁存器包括一对连接在单元读输出和地之间的串联NFET，所述串联NFET中的一个被所述存储锁存器选通，所述串联NFET中的第二个被所述字线中的一条选通。
11.根据权利要求10所述的存储器阵列，其中每个所述存储锁存器还包括一对连接在一个所述行电源和地之间的交叉耦合的反相器；和一对由写字线选通的n型场效应晶体管(NFET)通过门，每个通过门被连接到所述交叉耦合反相器对中的一个反相器的输出。
12.根据权利要求1所述的存储器阵列，还包括在每条所述字线和对应的所述阵列电源之间的自举电容器，所述自举电容器将来自所述选择性驱动字线的驱动耦合到所述对应的行电源。
13.一种集成电路(IC)芯片，包括包括多个以行和列排列的存储锁存器的多端口存储器阵列；给所述多端口存储阵列供电的阵列电源；多条字线，所述多条字线的每一条选择所述存储锁存器的一行；给所述每一行供电的每一行的行电源；至少一个在所述阵列电源和所述每一行处的所述行电源之间的电源开关，通过所述至少一个电源开关给所述行电源供电，所述多条字线中的相应的一条选择性地打开每个所述至少一个电源开关；和选择性地驱动所述多条字线的每一条的行选择器，来自所述每一条的驱动在所述阵列电源之上耦合一个对应的所述行电源。
14.根据权利要求13所述的集成电路芯片，其中所述每一行由一对行电源线供电，来自所述每一行的所述驱动在所述阵列电源之上耦合所述对的两条。
15.根据权利要求14所述的集成电路芯片，其中相邻的所述行共享所述行电源线对中对应的一条。
16.根据权利要求15所述的集成电路芯片，其中所述相邻行每一行中的所述两端口存储锁存器的半数被连接到所述行电源线对中的每一个共享的所述对应的一个。
17.根据权利要求16所述的集成电路芯片，其中至少一个电源开关是至少两个电源开关，每个开关由相邻的字线切换。
18.根据权利要求17所述的集成电路芯片，其中至少两个电源开关是在所述行电源线每一端的两个电源开关，每个开关由相邻的字线切换。
19.根据权利要求18所述的集成电路芯片，其中所述IC是CMOSIC并且所述电源开关是p型场效应晶体管(PFET)。
20.根据权利要求19所述的集成电路芯片，还包括在每条所述字线和对应的所述阵列电源之间的自举电容器，所述自举电容器将来自所述选择性驱动的字线的驱动耦合到所述对应的行电源。
21.根据权利要求20所述的集成电路芯片，其中每一个所述存储锁存器是两端口存储寄存器锁存器，其包括一对连接在单元读输出和地之间的串联NFET，所述串联NFET中的一个由所述单元内容选通，所述串联NFET中的第二个由所述字线中的一条的所述存储锁存器选通。
22.根据权利要求21所述的集成电路芯片，其中每个所述两端口存储寄存器锁存器还包括一对连接在一条所述行电源线和地之间的交叉耦合的反相器；和一对由写字线选通的n型场效应晶体管(NFET)通过门，每个通过门被连接到所述交叉耦合反相器对中的一个反相器的输出。
23.一种包括一个或多个多端口寄存器文件的CMOS集成电路(IC)芯片，每一个多端口寄存器文件包括包括多个以行和列排列的存储锁存器的多端口存储器阵列；给所述多端口存储器阵列供电的阵列电源；多条字线，所述多条字线的每一条选择所述存储锁存器的一行；与所述多条字线交织并且与所述多条字线平行工作的多条行电源线，所述多条字线的每一条在对应的锁存器的所述行处被容性地耦合到至少一行电源线，所述锁存器的对应行从每一条耦合的所述至少一行电源线处接收供电；在所述阵列电源和所述每一条耦合的至少一行电源线之间的至少一个电源开关，以及，每一个电源开关由所述多条字线中的对应一条选择性地打开；和选择性地驱动所述多条字线每一条的行选择器，给所述每一条的驱动在所述阵列电源之上耦合每一个对应的所述至少一条行电源线。
24.根据权利要求23所述的CMOS IC芯片，其中所述多条字线中的每一条被容性地耦合到所述多条行电源线中的两条并且每一锁存器的所述对应行由行电源线对供电，给所述每一行的所述驱动在所述阵列电源之上耦合行电源线对中的两条。
25.根据权利要求23所述的CMOS IC芯片，其中至少一个电源开关是至少两个电源开关。
26.根据权利要求24所述的CMOS IC芯片，其中相邻所述行共享所述多条行电源线中的所述两条中的对应一条。
27.根据权利要求26所述的CMOS IC芯片，其中所述相邻行的每一行中的所述存储锁存器的半数被连接到所述多条行电源线中的所述两条的每一个所述对应的一条。
28.根据权利要求27所述的CMOS IC芯片，其中至少两个电源开关是在所述行电源线每一端的两个电源开关，每一个开关由相邻的字线切换。
29.根据权利要求28所述的CMOS IC芯片，其中电源开关是p型场效应晶体管(PFET)，所述CMOS IC还包括在每条所述字线和对应的所述阵列电源之间的自举电容器，所述自举电容器将来自所述选择性驱动字线的驱动耦合到所述对应的行电源。
30.根据权利要求29所述的CMOS IC芯片，其中每一个所述存储锁存器是两端口存储寄存器锁存器，其包括一对连接在单元读输出和地之间的串联NFET，所述串联NFET中的一个由所述存储锁存器选通，所述串联NFET中的第二个由所述字线中的一条选通。
31.根据权利要求29所述的CMOS IC芯片，其中每一个所述两端口存储寄存器锁存器还包括一对连接在一条所述行电源线和地之间的交叉耦合的反相器；和一对由写字线选通的n型场效应晶体管(NFET)通过门，每个通过门被连接到所述交叉耦合反相器对中的一个反相器的输出。
32.根据权利要求23所述的CMOS IC芯片，还包括在交织的所述行电源线和所述多条字线之间的高K电介质。
33.一种从存储器阵列读取数据的方法，所述存储器阵列按行和列排列，所述方法包括步骤a)将行电源线与阵列电源选择性地解耦合；b)将所述未耦合的行电源线上的电压提升到阵列电源电压之上；和c)检测在一条或多条读数据线上发出的数据信号。
34.根据权利要求33所述的读取数据的方法，其中选择性解耦合的步骤a)包括悬置所述行电源线。
35.根据权利要求34所述的读取数据的方法，其中步骤a)中的悬置所述行电源线包括打开将所述行电源线连接到所述阵列电源的开关。
36.根据权利要求35所述的读取数据的方法，还包括d)闭合所述开关，所述行电源线被重新连接到所述阵列电源并且返回到所述阵列电源电压。
37.根据权利要求36所述的读取数据的方法，其中所述存储器阵列是多端口寄存器并且所述开关是由对应的读行线选通的FET。
38.根据权利要求37所述的读取数据的方法，其中在断开所述FET的同时，在步骤a)中所述行电源线被悬置。
39.根据权利要求37所述的读取数据的方法，其中所述多端口寄存器是两端口寄存器。
全文摘要
多端口寄存器文件，包括一个或多个多端口寄存器文件的集成电路(IC)芯片，以及从多端口寄存器文件读取数据的方法。给多端口寄存器文件中的存储锁存器的电源被选择性自举到在存取的过程中的电源电压之上。
文档编号G11C11/34GK1801389SQ20051012466
公开日2006年7月12日 申请日期2005年11月14日 优先权日2004年11月22日
发明者拉吉维·V.·约施, 阿兹·巴维纳加瓦亚 申请人:国际商业机器公司