专利名称：半导体存储器件中使用的存储体选择信号控制电路和方法
技术领域：
本发明总体涉及具有多存储体(bank)结构的半导体存储器件使用的存储体选择控制电路和方法。更具体地说，本发明涉及存储体选择控制电路和方法，在多存储体存储器结构中提供了用于数据检测放大器的改善的检测余量。
背景技术：
人们已经在注重高集成度和大容量结构的情况下开发了存储器件，而通常在注重高速操作的情况下开发了典型的中央处理单元(CPU)，从而已经导致了在存储器和CPU系统的操作速度方面的差异。因此，虽然应用高速CPU，但是主要是部分上因为存储器件较低的操作速度，计算机系统的总体性能还是受到了限制。因此，现在开发存储器系统更加注重高速和高性能的操作，以提供每单位时间的增加的数据输入/输出。通常，通过带有数据I/O接口的高速存储器件的应用而实现了高性能的存储器系统，这种数据I/O接口使存储器件和其他系统元件之间的高速数据传输成为可能。
图1示意地示出了半导体存储系统的传统结构。具体地说，图1描绘了带有共享数据I/O网络的DRAM(动态随机存取存储器)的传统结构。参照图1，存储器系统通常包括多个存储器存储体10A、10B、10C、10D，其中每个存储器存储体都具有连接到在存储器存储体之间共享的全局数据输入/输出网络的独立数据输入/输出网络，如将在后面所述。
每个存储体10A～10D具有存储器阵列，该存储器阵列包括在行方向延伸的多条字线WL0、WL1…(或总体称为WL)和在列方向中延伸的多个位线对BL/BLB，以及在其中字线WL与位线对BL/BLB交叉的区域中以矩阵排列的多个存储单元MC。每个位线对BL/BLB连接到位线检测放大器13。
当由行地址选通脉冲信号/RAS的激活命令将字线WL使能时，将与字线WL连接的存储单元的行中的每个存储单元MC中所存储的数据发送到对应的位线BL和BLB。连接到使能的字线WL的存储单元的数据被充电共享(charge-share)到位线BL，轻微地增加或降低了位线BL和BLB的电压电平。与位线BL单独相邻的存储单元的位线BLB是“互补位线”，其维持被预充电到复位位线电压的电压电平。由连接到给定位线对BL/BLB的检测放大器13来检测和放大加载在给定位线对BL/BLB上的电压中的变化，从而将连接到被激活的WL的存储单元的数据读出。
由通过列地址选通脉冲信号/CAS的激活命令而被激活的列选择电路来选择位线检测放大器13、位线BL和BLB的输出。响应于列选择信号CSL，将由位线检测放大器13检测的位线BL和互补位线BLB的数据耦合到本地数据输入/输出线对LIO/LIOB。通过作为开关电路的一部分的、对应选择决15A～15D(或总体上15i)的操作，将给定存储器存储体10A～10D的本地数据输入/输出线对LIO/LIOB选择性地连接到全局数据输入/输出线对GIO/GIOB。可以将开关电路配置为多路器(MUX)。基本上，存储器存储体10A-10D的本地数据输入/输出线对LIO/LIOB独立地连接到并且共享全局数据输入/输出线对GIO/GIOB，并且由多个存储器存储体10A～10D来共享全局数据输入/输出线对GIO/GIOB。
将全局数据输入/输出线对GIO/GIOB连接到数据检测放大器17。开关电路确定将哪个存储器存储体10A～10D连接到数据检测放大器块17。由数据检测放大器17来检测和放大通过全局数据输入/输出线对GIO/GIOB被传输到数据检测放大器17的数据，然后通过输出缓存器进行输出。
图2示意地示出了图1的选择块15i的电路图。选择块15i包括负载块19、开关块20和存储体开关控制块16。负载块19包括两个负载晶体管P10和P11，其具有在电源电压端VDD和对应本地输入/输出数据线LIO/LIOB之间连接的漏极/源极端和被接地的栅极端。
开关块20包括在存储体开关控制块16的控制下作为开关操作的P型晶体管P12和P13。晶体管P12选择性地将本地数据线LIO连接到全局数据线GIO，并且晶体管P13选择性地将本地数据线LIOB连接到全局数据线GIOB。由从存储体开关控制块16施加来的存储体选择控制信号PWRD_i来控制开关操作。存储体开关控制块16是延迟电路，其接收响应于存储器存储体地址信号而产生的输入存储体选择信号CAB_i，并且然后输出存储体选择控制信号PWRD_i。
使用开关块20经过负载块19所施加的电流经过本地数据输入/输出线对LIO/LIOB而流到全局数据输入/输出线对GIO/GIOB中的每一个。流经全局数据输入/输出线GIO和互补全局数据输入/输出线GIOB的电流量根据被传送到本地数据输入/输出线对LIO/LIOB的数据值而不同。
图3是示出图1的数据检测放大器17的电路图。通常，数据检测放大器17包括电流检测放大器23和电压检测放大器25。电流检测放大器23是当通过电流来传输数据时所使用的数据线检测放大器类型。当电流检测放大器23共享多个存储器存储体时，数据线的长度增加，从而使用电流信号的数据传输提高经过数据线的数据传输速度。电流检测放大器23检测并且放大全局数据输入/输出线对GIO/GIOB的电流，并且确定内部数据输入/输出线对IDIO、IDIOB的电压电平。
电流检测放大器23可以操作于具有低电源电压的半导体存储器件中。电流检测放大器23包括检测晶体管P14和P16、包括N沟道晶体管N12和N14的电压器件21(其将输入电流改变为电压)、以及开关晶体管N10。检测晶体管P14和P16以具有匹配的电特征形成。晶体管P14和P16的源极端分别连接到全局数据输入/输出线GIO和GIOB。晶体管P14和P16的栅极和漏极端交叉连接。晶体管P14和P16的漏极端连接到内部数据输入/输出线对IDIO/IDIOB以将电流检测放大器23的输出作为输入电压传送给作为电压检测放大器类型提供的锁存类型检测放大器25。
电压器件21的N沟道晶体管N12和N14以具有匹配的电特征形成。将晶体管N12和N14独立地连接在内部数据输入/输出线对IDIO/IDIOB和开关晶体管N10之间，并且具有连接到电源电压的栅极端。在电压器件21中，内部数据输入/输出线IDIO和互补内部数据输入/输出线IDIOB具有互相不同的电压电平，并且将这些电压电平传送到电压检测放大器25并且随后被锁存在那里。电压检测放大器25具有本领域的普通技术人员公知的标准配置。由数据检测放大器使能信号DSAEN使能电压检测放大器25，并且电压检测放大器25锁存从电流检测放大器23传送来的电压电平。
响应于检测使能信号PIOSE而选择性地激活开关晶体管N10。当被激活时，开关晶体管N10提供一个电流路径，经过该路径由负载块(图2的19)提供的给定量的电流流向地。
图4是示出了图1的存储器系统的存储体交错操作的定时图。参照图4，在图1的多存储体半导体存储器件中，假设输入外部时钟信号ECLK，并且顺序地施加第一存储体10A的读出信号ARD、第二存储体10B的读出信号BRD、第三存储体10C的读出信号CRD、和第四存储体10D的读出信号DRD作为命令信号COMMAND。在各个存储器存储体读出信号ARD、BRD、CRD和DRD之后顺序施加各个存储体的列选择信号CSL_a、CSL_b、CSL_c和CSL_d。
而且，在使能各个列选择信号CSL之前使能存储器存储体10A～10D的各个存储体选择控制信号PWRD_i，从而将各个存储器存储体10A、10B、10C、10D连接到全局数据线对GIO、GIOB。具体地说，如图4所示，顺序地使能(逻辑低)和禁止(逻辑高)存储体选择控制信号PWRD_a～PWRD_d，从而这样的信号的使能的时间段是不重叠的。在各个存储体选择控制信号PWRD_a～PWRD_d的使能时间段内使能(逻辑高)和禁止列选择信号CSL_a～CSL_d。
当将存储体选择控制信号PWRD_a、PWRD_b、PWRD_c、PWRD_d使能时，将本地数据输入/输出线对LIO、LIOB和全局数据输入/输出线对GIO、GIOB进行连接，并且电流检测放大器23(图3)进行操作以将与数据对应的电压电平施加到内部数据输入/输出线对IDIO、IDIOB。通过与内部数据输入/输出线对IDIO、IDIOB的数据对应的电压电平，由在电压检测放大器25(图3)中的使能信号DSAEN通过使能数据检测放大器来检测数据。
在上述的传统多存储体半导体存储器件中，在使能存储体选择控制信号PWRD_i之后将通过读出数据值顺序地输入的电流信号输入到数据检测放大器17，并且然后经过确定的时间。在这种情况中，当检测所选择的存储器存储体的数据时，最后存储器存储体的检测数据的余量减小一由图4的圆圈区域27指示的量。具体地说，当存储体选择控制信号PWRD_i被使能并且到达数据检测放大器17的电流检测放大器23时，需要给定时间段的时间以通过存储器存储体的信号形成电流路径。因此，当不存在使能的存储体选择控制信号PWRD_i时，全局数据输入/输出线对GIO/GIOB不连接到任何存储器存储体。在这种情况中，不形成电流路径并且电压器件21(图3)迅速地放电内部电压。如图4所示，由于顺序地、和连续地施加首先的三个存储体选择控制信号PWRD_a、PWRD_b和PWRD_c，所以全局数据线GIO/GIOB被连续地加载电流。但是当将最后的信号PWRD_d禁止时，对于最后的选择的存储体(例如存储体10D)的数据信号不存在连续的电流路径，从而用于检测最后存储器存储体的数据的输入数据有效窗口比用于检测之前的、连续地选择的存储体的数据信号的输入数据有效窗口相对较小，从而产生数据检测方面的操作频率限制。
发明内容
本发明的示例实施方式包括在多个存储体存储器件中使用的存储体选择控制电路和方法，其提供用于在多个存储体存储器结构中的数据检测放大器的、改善的检测余量。示例存储体选择控制电路和方法被设计来通过提供经过输入数据的大有效窗口数据检测和确保在数据检测放大器中的检测余量，以防止或减轻在数据检测中的操作频率中的限制。
在本发明的一个示例实施方式中，提供存储体选择信号控制电路以在半导体存储器件中使用。该电路包括存储体开关控制单元，其接收存储器存储体选择信号并且将对应的存储器存储体选择控制信号进行输出以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线。对于在最后选择的存储器存储体之前选择的、以预定顺序的每个所选择的存储器存储体，存储体开关控制单元输出对于第一时间段P1被使能的存储器存储体选择控制信号。此外，对于以预定顺序的最后选择的存储器存储体，存储体开关控制单元输出对于第二时间段P2被使能的存储器存储体选择控制信号，其中P2大于P1。该电路还包括开关单元，其根据预定的顺序，响应于对应的存储体选择控制信号，将每个选择的存储器存储体顺序地连接到全局数据输入/输出线一预定的时间段P1或P2。开关单元可以包括在存储器存储体和全局数据输入/输出线之间分别连接的晶体管。
将全局数据输入/输出线连接到数据检测放大器块，其用于检测和放大通过选择的存储器存储体的本地数据总线传送的数据。数据检测放大器块包括用于检测、放大和输出经过全局数据输入/输出线传送的数据的电流检测放大器，和用于检测、放大和输出电流检测放大器的输出的电压检测放大器。
在本发明的另一个示例实施方式中，存储体开关控制单元包括多个单元控制块，其中每个单元控制块产生存储器存储体选择控制信号，用于对应的存储器块。在一个示例实施方式中，每个单元控制块包括延迟电路，用于接收对应存储器存储体的存储器存储体选择信号并且将存储体选择信号延迟预定的时间段以产生延迟的存储体选择信号；第一逻辑电路，用于接收并且逻辑地组合不包括被施加到延迟电路的存储器存储体选择信号的、与其他存储器存储体对应的存储器存储体选择信号；以及第二逻辑电路，用于接收和逻辑地组合延迟电路和第一逻辑电路的输出信号以产生用于对应存储器存储体的存储体选择控制信号。在一个示例的实施方式中，第一逻辑电路是NOR电路，而第二逻辑电路是NAND电路。
根据本发明的另一个示例实施方式，半导体存储器件包括多个存储器存储体、由多个存储器存储体共享的全局数据输入/输出线以及连接到全局数据输入/输出线的数据检测放大器。此外，半导体器件包括多路器，用于响应于存储体选择控制信号而将存储器存储体连接到全局数据输入/输出线；和存储体选择信号控制电路，用于产生存储体选择控制信号以控制多路器。将用于选择性地把一个存储器存储体与全局数据输入/输出线连接的至少一个存储体选择控制信号使能时间段P2，时间段P2比所有其他存储体选择控制信号被使能的时间段P1长。在本发明的一个示例实施方式中，半导体存储器件能够执行存储体交错操作，其中产生被使能时间段P2的至少一个存储体选择控制信号，用于在存储体交错操作中的选择的存储器存储体的预定顺序的最后选择的存储器存储体。
在本发明的另一个示例实施方式中，存储体选择信号控制电路包括存储体开关控制单元，其接收存储器存储体选择信号并且输出对应的存储器存储体选择控制信号，以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线；和多路器，用于根据预定的顺序，响应于对应的存储体选择控制信号，将每个选择的存储器存储体顺序地连接到全局数据输入/输出线一预定时间段P1或P2。
在另一个示例实施方式中，存储体开关控制单元包括多个单元控制块，其中每个单元控制块产生用于对应存储器块的存储器存储体选择控制信号。在一个示例实施方式中，每个单元控制块包括延迟电路，用于接收用于对应存储器存储体的存储器存储体选择信号，并且将存储体选择信号延迟预定的时间段以产生延迟的存储体选择信号；第一逻辑电路，用于接收和逻辑地组合不包括被施加到延迟电路的存储器存储体选择信号的、与其他存储器存储体对应的存储器存储体选择信号；以及第二逻辑电路，用于接收和逻辑地组合延迟电路和第一逻辑电路的输出信号以产生用于对应存储器存储体的存储体选择控制信号。
在本发明的另一个示例实施方式中，提供了一种方法，用于在具有多个存储器存储体的半导体存储器件中执行存储体交错操作。该方法包括接收用于选择多个存储器存储体的存储体选择信号序列；以及响应于存储体选择信号序列而输出存储体选择控制信号序列，以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线，其中将至少一个存储体选择控制信号使能时间段P2，该时间段P2比所有其他存储体选择控制信号被使能的时间段P1长。在一个示例实施方式中，响应于用于存储体交错操作的预定顺序中的最后选择的存储器存储体的存储体选择信号，将被使能时间段P2的至少一个存储体选择控制信号输出。
在另一个示例实施方式中，响应于存储体选择信号序列而将存储体选择控制信号序列进行输出的步骤包括将多个存储体选择信号之中的所选择的一个存储体选择信号进行延迟以产生延迟的存储体选择信号；经过第一逻辑电路，逻辑地组合一个或多个非选择的存储体选择信号；以及经过第二逻辑电路，将延迟的存储体选择信号和第一逻辑电路的输出信号进行逻辑组合，以产生与选择的存储体选择信号对应的存储体选择控制信号。
本发明的这些和其他的实施方式、特点、方面、和优点将在下面进行描述，并且当结合附图进行阅读时根据示例实施方式的详细描述，本发明的这些和其他的实施方式、特点、方面、和优点将变得明显。
图1示意地示出了半导体存储器系统的传统结构；图2示出了图1的存储器系统的选择块的电路图；图3示出了图1的存储器系统的数据检测放大器的方框图；图4示出了图1的传统存储器系统的操作的模式的定时图；图5示出了根据可以在图1的存储器系统中被实施的本发明的示例实施方式的存储体开关控制块的电路图；图6示出了根据本发明的示例实施方式的图5的电路的操作模式的定时图。
具体实施例方式
在后面所述的本发明的示例实施方式包括存储体选择控制电路和在多存储体存储器件中使用的、用于提供数据检测放大器的改善的检测余量的方法。例如，图5示出了根据本发明示例实施方式的存储体开关控制单元116的电路图，其可以在具有类似于图1的结构的多存储体存储器系统中被实施。为了说明的目的，将参照图1的存储器系统来讨论示例存储体开关控制单元116，其中假设代替图2的传统存储体开关控制块16而实施存储体开关控制单元116，并且其中存储体开关控制单元116和开关块20(图2)形成根据本发明示例实施方式的存储体选择信号控制电路。但是应该理解，能够在具有多个存储体存储器件结构以执行存储体交错操作的不同半导体存储器系统中实施图5所描述的示例存储体开关控制单元116。实际上，本领域的一个普通技术人员将容易地理解，在具有其中一个或多个存储体共享全局数据输入/输出线和/或共享数据检测放大器等的多存储体结构的半导体存储器系统中，可以实施具有与图5的结构类似的、或相同的结构的存储体开关控制单元。
现在参照图5，示例存储体开关控制单元116包括多个单元控制块116a、116b、116c、116d，其产生各自的存储体选择控制信号PWRD_a、PWRD_b、PWRD_c和PWRD_d。在示例实施方式中，假设有四个存储器存储体，但是可以在多存储体存储器件中实现有任何数量的存储器存储体，其中在多存储体存储器件中对于每个存储器存储体都存在一个单元控制块。如将在下面详细介绍的，存储体开关控制单元116控制所施加的存储体选择控制信号PWRD_i，从而至少一个存储体选择控制信号PWRD_i的使能时间段比其他存储体选择信号的使能时间段长。
如图5所示，单元控制块116a～116d分别包括延迟电路101、102、103和104。延迟电路101、102、103、104接收作为输入的各个存储器存储体选择信号CBA_a、CBA_b、CBA_c和CBA_d并且将这些信号延迟预定的时间量，以产生各个延迟的信号CBAD_a、CBAD_b、CBAD_c、和CBAD_d。可以将延迟电路101～104实现为方向性的延迟电路。此外，单元控制块116a～116d包括各个NOR逻辑电路NO101、NO102、NO103、NO104，其作为输入接收并且逻辑地组合被施加到对应的延迟电路101、102、103、104的、其他存储体的存储器存储体选择信号。例如，如图5所示，单元控制块116a的延迟电路101接收存储器存储体选择信号CBA_a作为输入，同时NOR门NO101作为输入接收被输入到各个单元控制块116b、116c、116d的延迟电路102、103、104的其他存储器存储体选择信号CBA_b、CBA_c和CBA_d。
而且，单元控制块116a～116d包括各个NAND逻辑电路NA101、NA102、NA103、NA104，其作为输入接收并且逻辑地组合对应延迟电路101～104和NOR电路NO101～NO104的输出，以产生和输出各个存储体选择控制信号PWRD_a～PWRD_d。存储体选择控制信号PWRD_a、PWRD_b、PWRD_c、PWRD_d控制各个选择块15A～15D(图1)的开关块20(图2)的操作。
可以在图1的存储器系统中实施图5的示例存储体开关控制单元116，以在交错操作中增加最后选择的存储器存储体和给定存储体选择控制信号PWRD_i的使能时间段，从而增加用于检测从最后选择的存储器存储体读出的数据的数据检测余量。将参照图6的示例定时图来进一步详细描述图5的存储体开关控制单元116的操作的示例模式。具体地说，图6是示出了图5的存储体开关控制单元116的操作的示例模式的定时图，其中假设在图1的存储器系统中实施存储体开关控制单元116以为四个存储器存储体10A～10D执行存储体交错操作。
参照图6，假设顺序地使能第一到第四存储器存储体选择信号CBA_a、CBA_b、CBA_c和CBA_d。具体地说，如图6所示，在时间t0将第一存储器存储体选择信号CBA_a使能。在时间t2，将第一存储器存储体选择信号CBA_a禁止，同时将第二存储器存储体选择信号CBA_b使能。在时间t4，将第二存储器存储体选择信号CBA_b禁止，同时将第三存储器存储体选择信号CBA_c使能。在时间t6，将第三存储器存储体选择信号CBA_c禁止，同时将第四存储器存储体选择信号CBA_d使能。在时间t8，将第四存储器存储体选择信号CBA_d禁止，结束选择序列。
当在时间t0将第一存储器存储体选择信号CBA_a使能时，第一单元控制块116a的延迟电路101输出具有比CAB_a长一预定的时间的使能时间段的第一延迟存储器存储体选择信号CBAD_a。类似地，延迟电路102、103、104通过将各个使能的第二到第四存储器存储体选择信号CBA_b、CBA_c和CBA_d进行延迟，分别输出第二到第四延迟存储器存储体选择信号CBAD_b、CBAD_c、CBAD_d。将延迟的存储器存储体选择信号CBAD_a、CBAD_b、CBAD_c、CBAD_d输入到各个NAND门NA101～NA104，以产生各个存储体选择控制信号PWRD_a～PWRD_d(使能的逻辑低)。延迟的存储器存储体选择信号CBAD_a、CBAD_b、CBAD_c、CBAD_d的被增加的使能时间段为增加最后选择的存储器存储体的数据检测余量提供了手段，而不论存储器存储体选择的顺序如何。
延迟的存储器存储体选择信号CBAD_a、CBAD_b、CBAD_c、CBAD_d具有重叠的使能时间段。例如，第一存储体选择信号CBAD_a的使能时间段的结尾部分与第二存储体选择信号CBAD_b的使能时间段的开始部分重叠，等等。尽管延迟的存储器存储体选择信号CBAD_a、CBAD_b、CBAD_c、CBAD_d的使能时间段重叠，但是各个存储体选择控制信号PWRD_a、PWRD_b、PWRD_c、PWRD_d的使能时间段(逻辑低)并不重叠(即，没有两个信号被同时使能)。这是因为由各个NOR门NO101～NO104的输出信号将延迟的存储器存储体选择信号CBAD_a、CBAD_b、CBAD_c、CBAD_d进行门控，各个NOR门NO101～NO104接收存储体选择信号CBA_a、CBA_b、CBA_c、CBA_d作为输入。具体地说，在任何单元控制块116a～116d中，当将使能的(逻辑“1”)存储体选择信号CBA_i输入到NOR门时，NOR门的输出将会是逻辑“0”，其导致控制信号PWRD_i被禁止(逻辑高)，而与输入到NAND门的各个延迟信号CBAD_i的逻辑值无关。
例如，在图6中，在时间t0，当将第一存储器存储体选择信号CBA_a输入到第一单元控制块116a的延迟电路101时，从延迟电路101输出延迟的信号CBAD_a(逻辑“1”)。此外，由于将(为逻辑0的)第二到第四存储器存储体选择信号CBA_b、CBA_c和CBA_d输入到第一单元控制块116a的NOR电路NO101，NOR门NO101的输出是逻辑“1”。因此，NAND电路NA101输出使能的控制信号PWRD_a(逻辑低)。之后，在时间t2，将信号CBA_a禁止(逻辑“0”)，并且将CBA_b使能(逻辑“1”)。因此，从单元116b的延迟电路102输出延迟的信号CBAD_b。虽然在将第二延迟信号CBAD_b使能之后还将第一延迟信号CBAD_a使能一段时间，但是由于使能的CBA_b被输入到单元116a的NOR门NO101使得控制信号PWRD_a被禁止，结果导致逻辑“0”被从NOR门NO101输出。因此，虽然在时间t2之后还将CBAD_a很好地使能(逻辑“1”)，但是由于NOR门NO101的逻辑“0”输出而将信号PWRD_a禁止到逻辑“1”。类似地，在时间t4，CBA_c的使能和CBA_b的禁止导致由于使能的CBA_c被输入到NOR门NO102而使得从单元116输出的PWRD_b的禁止。
在时间t6，使能第四(和最后的)存储器存储体选择信号CBA_d，而同时将第三存储器存储体选择信号CBA_c禁止。将使能的信号CBA_d输入到单元116c的NOR门NO103使得禁止信号PWRD_c，而同时信号PWRD_d被使能。在时间t8，虽然禁止所有存储体选择信号CBA_a～CBA_d，但是在时间t8之后延迟的控制信号CBAD_d保持被使能，从而继续输出使能的PWRD_d。实际上，由于到单元116d的NOR门NO104的输入CBA_a～CBA_c处于逻辑“0”，所以根据延迟的存储体选择信号CBAD_d的延长的使能时间段的延长时间中，控制信号PWRD_d保持被使能。
因此，在图6的上述示例实施方式中，存储体选择控制信号PWRD_d的使能时间段(对于最后选择的存储器存储体)有效地长于之前产生的存储体选择控制信号PWRD_a、PWRD_b和PWRD_c的使能时间段。换句话说，将存储体选择控制信号PWRD_d的禁止延迟比存储体选择控制信号PWRD_a、PWRD_b和PWRD_c多的预定时间。通过将存储体选择控制信号PWRD_d使能较长的时间段，可以将响应于数据检测放大器使能信号DSAEN而被输入到数据检测放大器17(图1)的内部数据输入/输出线IDIO、IDIOB的输入信号保持较长的时间段。具体地说，如图6所示，PWRD_d的被增加的使能时间段增加了数据检测放大器的有效窗口127以检测从最后选择的存储器存储体读出的数据，从而确保了检测余量并且解决了操作频率限制问题。用上述的示例结构，可以将存储器存储体选择性地以任何顺序连接到全局数据线，从而无论存储体的顺序如何都将增加用于最后选择的存储器存储体的存储体选择控制信号PWRD_i的使能时间段。
虽然已经参照其示例实施方式具体地示出和说明了本发明，但是本领域的普通技术人员应该理解，在不偏离所附权利要求所定义的本发明的精神和范围的情况下，可以在形式和细节上进行各种修改。例如，电路的内部结构可以不同或电路的内部元件可以被其他等效元件替代。因此，这些和其他变化和修改都被认为是在由所附权利要求所定义的本发明的实质精神和范围之内。
权利要求
1.一种用于半导体存储器件的存储体选择信号控制电路，该电路包括存储体开关控制单元，其接收存储器存储体选择信号并且将对应的存储器存储体选择控制信号进行输出，以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线，其中对于在最后选择的存储器存储体之前选择的、以预定顺序的每个所选择的存储器存储体，存储体开关控制单元输出对于第一时间段P1被使能的存储器存储体选择控制信号，并且其中对于以预定顺序的最后选择的存储器存储体，存储体开关控制单元输出对于第二时间段P2被使能的存储器存储体选择控制信号，其中P2大于P1；以及开关单元，其根据预定的顺序，响应于对应的存储体选择控制信号，将每个选择的存储器存储体顺序地连接到全局数据输入/输出线一预定的时间段P1或P2。
2.根据权利要求1所述的电路，其中将所述全局数据输入/输出线连接到数据检测放大器块，其用于检测和放大通过选择的存储器存储体的本地数据总线传送的数据。
3.根据权利要求2所述的电路，其中所述数据检测放大器块包括电流检测放大器，其用于检测、放大和输出经过全局数据输入/输出线传送的数据；和电压检测放大器，用于检测、放大和输出电流检测放大器的输出。
4.根据权利要求3所述的电路，其中所述开关单元包括分别连接在存储器存储体和全局数据输入/输出线之间的晶体管。
5.根据权利要求3所述的电路，其中所述存储体开关控制单元包括多个单元控制块，其中每个单元控制块产生存储器存储体选择控制信号，用于对应的存储器块，其中每个单元控制块包括延迟电路，用于接收对应的存储器存储体的存储器存储体选择信号并且将存储体选择信号延迟预定的时间段以产生延迟的存储体选择信号；第一逻辑电路，用于接收并且逻辑地组合不包括被施加到延迟电路的存储器存储体选择信号的、与其他存储器存储体对应的存储器存储体选择信号；以及第二逻辑电路，用于接收和逻辑地组合延迟电路和第一逻辑电路的输出信号以产生用于对应的存储器存储体的存储体选择控制信号。
6.根据权利要求5所述的电路，其中所述存储体开关控制单元包括第一、第二、第三和第四单元控制块，所述第一、第二、第三和第四单元控制块响应于被独立地输入到相应的第一、第二、第三和第四单元控制块的延迟电路的各个第一、第二、第三和第四存储器存储体选择信号而输出相应的第一、第二、第三和第四存储器存储体选择控制信号用于对应的第一、第二、第三和第四存储器块，并且其中每个单元控制块的第一逻辑电路接收与所有其他存储器存储体对应的存储器存储体选择信号作为输入。
7.根据权利要求5所述的电路，其中所述第一逻辑电路是NOR电路。
8.根据权利要求7所述的电路，其中所述第二逻辑电路是NAND电路。
9.一种半导体存储器件，包括多个存储器存储体；全局数据输入/输出线，由多个存储器存储体共享该全局数据输入/输出线；数据检测放大器，其连接到全局数据输入/输出线；多路器，用于响应于存储体选择控制信号而将存储器存储体连接到全局数据输入/输出线；和存储体选择信号控制电路，用于产生存储体选择控制信号以控制多路器，其中将用于选择性地把一个存储器存储体与全局数据输入/输出线连接的至少一个存储体选择控制信号使能一时间段P2，时间段P2比所有其他存储体选择控制信号被使能的时间段P1长。
10.根据权利要求9所述的器件，其中所述半导体存储器件能够执行存储体交错操作。
11.根据权利要求10所述的器件，其中产生被使能时间段P2的至少一个存储体选择控制信号，用于在存储体交错操作中的选择的存储器存储体的预定顺序的最后选择的存储器存储体。
12.根据权利要求11所述的器件，其中所述存储体选择信号控制电路包括存储体开关控制单元，其接收存储器存储体选择信号并且输出对应的存储器存储体选择控制信号，以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线；和多路器，用于根据预定的顺序，响应于对应的存储体选择控制信号，将每个选择的存储器存储体顺序地连接到全局数据输入/输出线一预定时间段P1或P2。
13.根据权利要求12所述的器件，其中所述多路器包括分别连接在存储器存储体和全局数据输入/输出线之间的晶体管。
14.根据权利要求12所述的器件，其中所述存储体开关控制单元包括多个单元控制块，其中每个单元控制块产生用于对应的存储器块的存储器存储体选择控制信号，其中每个单元控制块包括延迟电路，用于接收用于对应的存储器存储体的存储器存储体选择信号，并且将存储体选择信号延迟预定的时间段以产生延迟的存储体选择信号；第一逻辑电路，用于接收和逻辑地组合不包括被施加到延迟电路的存储器存储体选择信号的、与其他存储器存储体对应的存储器存储体选择信号；以及第二逻辑电路，用于接收和逻辑地组合延迟电路和第一逻辑电路的输出信号以产生用于对应存储器存储体的存储体选择控制信号。
15.根据权利要求14所述的器件，其中所述存储体开关控制单元包括第一、第二、第三和第四单元控制块，所述第一、第二、第三和第四单元控制块响应于被独立地输入到相应的第一、第二、第三和第四单元控制块的延迟电路的各个第一、第二、第三和第四存储器存储体选择信号而输出相应的第一、第二、第三和第四存储器存储体选择控制信号用于对应的第一、第二、第三和第四存储器块，并且其中每个单元控制块的第一逻辑电路接收与所有其他存储器存储体对应的存储器存储体选择信号作为输入。
16.根据权利要求15所述的器件，其中所述第一逻辑电路是NOR电路而所述第二逻辑电路是NAND电路。
17.一种用于在具有多个存储器存储体的半导体存储器件中执行存储体交错操作的方法，该方法包括接收用于选择多个存储器存储体的存储体选择信号序列；以及响应于存储体选择信号序列而输出存储体选择控制信号序列，以根据预定的顺序选择性地将存储器存储体连接到全局数据输入/输出线，其中将至少一个存储体选择控制信号使能时间段P2，该时间段P2比所有其他存储体选择控制信号被使能的时间段P1长。
18.根据权利要求17所述的方法，其中响应于用于存储体交错操作的预定顺序中的最后选择的存储器存储体的存储体选择信号，将被使能时间段P2的至少一个存储体选择控制信号输出。
19.根据权利要求18所述的方法，其中响应于存储体选择信号序列而将存储体选择控制信号序列进行输出，包括将多个存储体选择信号之中的所选择的一个存储体选择信号进行延迟以产生延迟的存储体选择信号；经过第一逻辑电路，逻辑地组合一个或多个非选择的存储体选择信号；以及经过第二逻辑电路，将延迟的存储体选择信号和第一逻辑电路的输出信号进行逻辑组合，以产生与选择的存储体选择信号对应的存储体选择控制信号。
20.根据权利要求19所述的方法，其中所述第一逻辑电路是NOR电路而所述第二逻辑电路是NAND电路。
全文摘要
存储器存储体选择控制电路和方法，改善多存储体半导体存储器结构中数据检测放大器的数据检测余量。存储体选择信号控制电路包括存储体开关控制单元，接收存储器存储体选择信号并将对应的存储器存储体选择控制信号输出以根据预定顺序选择地连接存储器存储体到全局数据输入/输出线。存储体开关控制单元对在预定顺序中最后选择的存储器存储体之前选择的存储器存储体，输出被使能第一时间段P1的存储器存储体选择控制信号；对最后选择的存储器存储体，输出被使能第二时间段P2的存储器存储体选择控制信号，P2大于P1。开关单元，根据预定顺序响应于对应的存储体选择控制信号，顺序地连接选择的存储器存储体到全局数据输入/输出线一预定时间段P1或P2。
文档编号G11C8/00GK1790545SQ200510124629
公开日2006年6月21日 申请日期2005年11月14日 优先权日2004年11月12日
发明者郭镇锡 申请人:三星电子株式会社