半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，尤其涉及有利于在可实现高制造成 品率的有源模式下采用衬底偏置技术、并减轻在有源模式下的信号处 理的动作功耗与信号延迟量的变动的技术。
背景技术：
由于由半导体器件的微细化带来的短沟道效果，MOS晶体管的阈 值电压降低，并使亚阈值漏电流明显增加。MOS晶体管的阈值电压 以下的特性是亚阈值特性，MOS硅表面为弱反转状态时的漏电流被 称为亚阈值漏电流。作为降低该漏电流的方法，公知有村底偏置技术。 通过对形成有MOS晶体管的半导体衬底(使用CMOS时，称为阱) 施加预定的衬底偏压，由此能够降低亚阈值漏电流。在下述的非专利文献l中，记载有在有源模式和待机模式下切换 衬底偏压的技术。在有源模式下，施加于CMOS的NMOS的P阱上 的NMOS衬底偏压Vbn纟皮设定为施加于NMOS的N型源极上的接地 电压Vss ( 0伏)。施加于CMOS的PMOS的N阱上的PMOS衬底 偏压Vbp被设定为施加于PMOS的P型源极上的接地电压Vdd ( 1.8 伏)。在降低亚阈值漏电流的待机模式下，相对于施加于CMOS的 NMOS的N型源极上的^:地电压Vss( 0伏)，施加于P阱上的NMOS 衬底偏压Vbn被设定为反向偏置的负电压(-1.5伏)。相对于施加 于CMOS的PMOS的P型源极上的接地电压Vdd ( 1.8伏)，施加于 N阱上的PMOS衬底偏压Vbp被设定为反向偏置的正电压(3.3伏)。在下述的专利文献l中记载有如下技术为了降低在切换村底偏 压时引起电流锁增(latch up )现象的噪声，将用于切换衬底偏压的开 关元件分散配置在逻辑电路内部的未使用单元中。在下述的专利文献中还记载有分别将未使用单元的PMOS的P型源极和NMOS的N型 源极连接在电源电压Vdd和接地电压Vss上来增加用于降低噪声的电 容的技术。非专利文献1: Hiroyuki Mizimo et a，"A 18 ju A - Standby - Current 1.8V 200MHz Microprocessor with Self Substrate - Biased Data -Retention Mode", 1999 IEEE International Solid - State Circuits Conference DIGEST OF TECHNICAL PAPPERS,pp.280-281,468。专利文献l:国际/>开号WO00/65650号7>报发明内容本发明人先于本发明对在进行输入信号的处理的有源模式下、采 用对MOS晶体管施加衬底偏压这样的有源村底偏置技术进行了研 究。该技术是在有源模式下，通过调整施加于MOS晶体管的源极和 MOS晶体管的衬底(阱)之间的衬底偏压的电平，来补偿MOS晶体 管的阈值电压的技术。晶体管的阈值电压的降低而导致的待机模式的亚阈值漏电流。但是， 由于半导体器件的进一步微细化，MOS晶体管的阈值电压的芯片间的离差明显，即，MOS晶体管的阈值电压过低时，半导体集成电路 在进行数字输入信号或模拟输入信号的信号处理的有源模式下的动 作功耗显著增大。相反，MOS晶体管的阈值电压过高时，半导体集 成电路在进行数字输入信号或模拟输入信号的信号处理的有源模式 下的动作速度显著降低。其结果是，在制造MOSLSI时的MOS晶体 管的阈值电压的工艺上下限幅(process window)极窄，MOSLSI的制 造成品率显著降低。为了解决这样的问题，本发明人先于本发明研究了有源村底偏置 技术。在该有源村底偏置技术中，测量制成的MOS晶体管的阈值电 压。如果阈值电压的离差较大，则调整衬底偏压的电平来将离差控制 在预定的误差范围。相对于施加在MOS晶体管源极上的工作电压，对MOS晶体管的衬底(阱)施加反向偏置、或极少的正向偏置的衬 底偏压。如此，通过采用有源衬底偏压技术，提高了 MOSLSI的制造成品 率，并能够避免在进行信号处理的有源模式下的动作功耗的增大、或 在进行信号处理的有源模式下的动作速度的降低。另一方面，由于采用有源模式下的衬底偏置技术，出现了新的问 题。即，由于在有源模式下进行数字输入信号或模拟输入信号的信号 处理时的充放电电流，在CMOS的NMOS的N型源极的接地电压 Vss、 PMOS的P型源极的电源电压Vdd引起噪声。另一方面，将在 有源模式之间分别施加于NMOS的P阱和PMOS的N阱的NMOS衬 底偏压Vbn和PMOS衬底偏压Vbp的电平大致维持稳定。因此，源 极、衬底之间的偏压因为噪声而发生变动，因此，MOS晶体管的阈 值电压发生变动。其结果，信号处理的动作功耗和信号延迟量发生变 动，这些问题可/人本发明人的研究而得知。因此，本发明是基于本发明人等在本发明之前的研究而做成的。 因此，本发明的目的在于采用能够达到高制造成品率的有源模式下的 衬底偏压技术，减少有源模式下的信号处理的动作功耗和信号延迟量 的变动。本发明的上述及其他目的和新特征将通过本说明书的记载及附 图而得以明确。下面，简单说明本申请中所公开的代表性技术方案。 即，本发明的代表性半导体集成电路，包括处理输入信号的CMOS 电路、和用与上述CMOS电路相同的制造工艺制造出的附加电容电 路，上述CMOS电路包括具有N阱的PMOS和具有P阱的NMOS, 上述附加电容电路包括具有N阱的附加PMOS和具有P阱的附加 NMOS，上述CMOS电路的上述PMOS的源极和上述附加电容电路 的上述附加PMOS的源极电连接在第一工作电压布线上，上迷CMOS 电路的上述NMOS的源极和上述附加电容电路的上述附加NMOS的 源极电连接在第二工作电压布线上，对上述N阱可供给PMOS衬底偏压，对上述P阱可供给NMOS衬底偏压，上述附加电容电路的上 述附加PMOS的栅电极电连接在上述N阱上，上述附加电容电路的 上述附加NMOS的4册电极电连接在上述P阱上。因此，根据本发明的代表性半导体集成电路，在上述第一工作电 压布线和上述N阱之间连接有上述附加电容电路的上述附加PMOS 的栅极的寄生电容，在上述第二工作电压布线和上述P阱之间连接有 上述附加电容电路的上述附加NMOS的栅极的寄生电容。其结果， 上述第一工作电压布线的充放电噪声通过上述附加PMOS的栅极的 寄生电容而传递到N阱的PMOS衬底偏压，上述第二工作电压布线 的充放电噪声通过上述附加NMOS的栅极的寄生电容而传递到P阱 的NMOS衬底偏压。因此，降低了 PMOS的源极 阱之间的衬底偏 压的噪声变动与NMOS的源极.阱之间的衬底偏压的噪声变动。其 结果，能够减少采用有源模式下的衬底偏压技术而造成的在有源模式 下进行信号处理时充放电电流所引起的信号处理的动作功耗和信号 延迟量的变动。能够通过用与CMOS电路相同的制造工艺制成的附 加电容电路的附加PMOS的栅极寄生电容和附加NMOS的栅极寄生 电容以低成本形成降低噪声用的补偿电容。下面简单说明在本发明公开的代表性技术方案所得到的效果。 即，根据本发明，能够采用可达到高制造成品率的有源模式下的 衬底偏置技术，并减少有源模式下的信号处理的动作功耗和信号延迟 量的变动。


图1是表示本发明的一个实施方式的半导体集成电路的电路图。 图2是表示图1所示的半导体集成电路的器件平面构造的布局图。图3是图2的主要部分的截面图。图4是用于说明图1、 2、 3所示的半导体集成电路的有源模式的 动作的波形图。图5是本发明的一个实施方式的半导体集成电路、即系统LSI的 电路图。图6是表示本发明的另一个实施方式的半导体集成电路的电路图。图7是表示图6所示的半导体集成电路的器件平面构造的布局图。图8是图7的主要部分的截面图。图9是表示本发明的再一个实施方式的半导体集成电路的电路图。图IO是表示图9所示的半导体集成电路的器件平面构造的布局图。图11是图IO的主要部分的截面图。 图12是图IO的主要部分的截面图。图13是表示用于补偿图1的核的标准单元的MOS晶体管的阈值 电压的离差的半导体集成电路的电路图。图14是表示图13所示的LSI芯片的控制存储器的构成例的电路图。图15是表示图13所示的半导体集成电路的各部电压关系的图。 图16是用于说明所制造的MOSLSI的阈值电压Vth分布的图。 图17是用于说明含有多个图13所示的LSI芯片的晶片测试的图。 图18是说明包括晶片测试流程和晶片工艺流程在内的半导体集 成电路的制造方法的图。图19是表示本发明的另一个实施方式的半导体集成电路的电路图。图20是用于说明图19所示的半导体集成电路的阈值电压Vth分 布的图。图21是表示图19所示的半导体集成电路的各部分电压关系的图。图22是表示本发明的另一个实施方式的半导体集成电路的截面构造的图。
具体实施方式
《代表性实施方式》 首先，简要说明本申请中公开的技术方案的代表性实施方式。在 对代表性实施方式的简要说明中标注括号而参照的附图标记，只不过 是举例说明标注了附图标记的构成要素的概念中所包含的部件。(1 )本发明的代表性实施方式的半导体集成电路(Chip),包括处理输入信号(Inl)的CMOS电路(ST1、 ST2、 ST3 )、和用与上 述CMOS电路相同的制造工艺制造出的附加电容电路(CC1 )。上述 CMOS电路包括具有N阱(N—Well)的PMOS ( QpOl 、 Qp02、 Qp03 ) 和具有P阱(P_Well)的NMOS (QnOl、 Qn02、 Qn03 ),上述附加 电容电路包括具有N阱的附加PMOS( Qp04 )和具有P阱的附加NMOS(Qn04)。上述CMOS电路的上述PMOS的源极和上述附加电容电 路的上述附加PMOS的源极电连接在第一工作电压布线(Vdd一M)上， 上述CMOS电路的上述NMOS的源极和上述附加电容电路的上述附 力口NMOS的源极电连接在第二工作电压布线(Vss—M)上。对上述N 阱可供给PMOS衬底偏压(Vbp )，对上述P阱可供给NMOS衬底 偏压(Vbn)。上述附加电容电路(CC1 )的上述附加PMOS (Qp04) 的栅电极(G)电连接在上述N阱(N—Well)上，上述附加电容电路(CC1)的上述附加NMOS (Qn04)的栅电极(G)电连接在上述P 阱(P—Well)上(参照图1、图2、图3)。因此，根据上述实施方式，在上述第一工作电压布线和上述N阱 之间连接有上述附加电容电路的上述附力卩PMOS的栅极的寄生电容(Cqp04)，在上述第二工作电压布线和上述P阱之间连接有上述附 加电容电路的上述附加NMOS的栅极的寄生电容(Cqn04)。其结果， 上述第一工作电压布线的充放电噪声通过上述附加PMOS的栅极的 寄生电容而传递到N阱的PMOS衬底偏压，上述第二工作电压布线 的充放电噪声通过上述附加NMOS的栅极的寄生电容而传递到P阱的NMOS衬底偏压。其结果，能够减少采用有源模式下的衬底偏压 技术而造成的在有源模式下进行信号处理时充放电电流所引起的信 号处理的动作功耗和信号延迟量的变动(参照图4)。在优选方式的半导体集成电路(Chip)中，在上述第一工作电压 布线(Vdd一M)与上述N阱(N_Well)之间，至少并联连接有位于 上述附加电容电路(CC1 )的上述附加PMOS ( Qp04 )的上述源极(S ) 与上述4册电才及(G)之间的源极.阱耦合电容、和位于上述附加电容 电路(CCl)的上述附加PMOS (Qp04)的上述源极(S)与上述N 阱(N—Well)之间的源极.阱耦合电容。在上述第二工作电压布线(Vss_M)与上述P阱(P—Well)之间至少并联连接有位于上述附加 电容电路(CCl)的上述附加NMOS (Qn04)的上述源极(S)与上 述栅电极(G)之间的源极栅极重叠电容、和位于上述附加电容电路(CCl)的上述附加NMOS (Qn04)的上述源极(S)与上述P阱(P—Well)之间的源极 阱耦合电容。在更优选方式的半导体集成电路(Chip)中，上述附加电容电路(CCl)的上述附加PMOS (Qp04)的上述源极(S)电连接在漏极(D)上，上述附加电容电路(CCl)的上述附加NMOS (Qn04)的 上述源极(S)电连接在漏极(D)上。在上述第一工作电压布线(Vdd—M)与上述N阱(N—Well)之间还并联连接有位于上述附加 电容电路(CCl)的上述附加PMOS (Qp04)的上述漏极(D)与上 述栅电极(G)之间的漏极栅极重叠电容、和位于上述附加电容电路(CCl)的上述附加PMOS (Qp04)的上述漏极(D)与上述N阱(N—Well)之间的漏极.阱耦合电容。在上述第二工作电压布线(Vss—M)与上述P阱(P—Well)之间还并联连接有位于上述附加电 容电路(CCl)的上述附加NMOS (Qn04)的上述漏极(D)与上述 栅电极(G)之间的漏极栅极重叠电容、和位于上述附加电容电路(CCl)的上述附加NMOS (Qn04)的上述漏极(D)与上述P阱(P—Well)之间的漏极 阱耦合电容。在进一步更优选方式的半导体集成电路(Chip)中，包括从被供给到上述第一工作电压布线(Vdd—M)的第一工作电压(Vdd)生成 上述PMOS衬底偏压(Vbp)的第一电压生成部(CP—P)、和从被供 给到上述第二工作电压布线(Vss_M)的第二工作电压(Vss)生成 上述NMOS衬底偏压(Vbn)的第二电压生成部(CP_N )。在具体的一个方式的半导体集成电路(Chip)中，相对于被供给 到上述CMOS电路的上述PMOS的上述源4 l的上述第一工作电压 (Vdd)，被供给到上述N阱的上述PMOS衬底偏压(Vbp)被设定 为反向偏置；相对于被供给到上述CMOS电路的上述NMOS的上述 源极的上述第二工作电压(Vss),被供给到上述P阱的上述NMOS 衬底偏压(Vbn)被设定为反向偏置。被设定为电平比上述第一工作 电压(Vdd)高的上述PMOS衬底偏压(Vbp)被供给到上述N阱， 由此，具有上述N阱(N—Well)的上述PMOS ( QpOl 、 Qp02、 Qp03 ) 被控制成高阈值电压、低漏电流的状态；被设定为电平比上述第二工 作电压(Vss)低的上述NMOS衬底偏压(Vbn)被供给到上述P阱 (P—Well)，由此，具有上述P阱的上述NMOS(QnOl、 Qn02、 Qn03 ) 被控制成高阈值电压、低漏电流的状态(参照图16 (a) 、 (b))。在另一具体方式的导体集成电路(Chip)中，包括用于保存控制 信息的控制存储器(Cnt—MM),该控制信息用于确定是否将被设定 为电平比上述第一工作电压(Vdd)高的上述PMOS衬底偏压(Vbp) 供给到上述N阱，和是否将被设定为电平比上述第二工作电压(Vss) 低的上述NMOS衬底偏压(Vbn)供给到上述P阱(参照图13)。在另一具体方式的导体集成电路(Chip)中，相对于被供给到上 述CMOS电路的上述PMOS的上述源极的上述第一工作电压(Vdd), 被供给到上述N阱的上述PMOS衬底偏压(Vbp )净皮设定为正向偏置； 相对于被供给到上述CMOS电路的上述NMOS的上述源极的上述第 二工作电压(Vss ),被供给到上述P阱的上述NMOS衬底偏压(Vbn ) 被设定为正向偏置。被设定为电平比上述第一工作电压(Vdd)低的 上述PMOS衬底偏压(Vbp)被供给到上述N阱，由此，具有上述N 阱(N—Well)的上述PMOS (QpOl、 Qp02、 Qp03 )被控制成低阈值电压、高漏电流的状态，被设定为电平比上述第二工作电压(Vss)高的上述NMOS衬底偏压(Vbn)被供给到上述P阱，由此，具有上 述P阱(N—Well)的上述NMOS (Qn01、 Qn02、 Qn03 )被控制成低 阈值电压、高漏电流的状态(参照图20 (a) 、 (b))。在另一具体方式的半导体集成电路(Chip)中，包括用于保存控 制信息的控制存储器(Cnt_MM),该控制信息用于确定是否将被设 定为电平比上述第一工作电压(Vdd )低的上述PMOS 4于底偏压(Vbp ) 供给到上述N阱、和是否将被设定为电平比上述第二工作电压(Vss) 高的上述NMOS村底偏压(Vbn)供给到上述P阱(参照图19)。在另一具体方式的半导体集成电路(Chip)中，上述CMOS电路 包括形成在上述N阱(N一Well)上的P型高杂质浓度区域(DPl、 DP2、 DP3)、和形成在上述P阱(P—Well)上的N型高杂质浓度区 域(DN1、 DN2、 DN3)。在上述CMOS电路的上述PMOS的上述源 极与上述N阱之间连接有由上述P型高杂质浓度区域和上述N阱 (N—Well)构成的第一二极管(DP1、 DP2、 DP3 )，在上述CMOS 电路的上述NMOS的上述源极与上述P阱之间连接有由上述N型高 杂质浓度区域和上述P阱(P—Well)构成的第二二极管(DN1、 DN2、 DN3)(参照图9、图10、图11、图12)。在另一具体方式的半导体集成电路(Chip)中，上述CMOS电路 的上述多个PMOS是SOI构造的PMOS，上述CMOS电路的上述多 个NMOS是SOI构造的NMOS,上述多个PMOS的源极和漏极与上 述多个NMOS的源极和漏极形成在上述SOI构造的绝缘膜上方的硅 上。上述多个PMOS的上述N阱(N_Well)和上述多个NMOS的上 述P阱(P—Well)形成于上述SOI构造的上述绝缘膜下方的硅衬底中 (P—Sub)(图22)。因此，根据上述另一具体实施方式
，能够降低漏极与阱之间的电 容，能够提供高速、低功耗的半导体集成电路。(2)另一观点的半导体集成电路(Chip),包括处理输入信号(Inl ) 的MOS电路(ST1、 ST2、 ST3)、和用与上述MOS电路相同的制造工艺制造出的附加电容电路(CCl)。上述MOS电路包括形成在衬 底(P—Well)上的MOS (QnOl、 Qn02、 Qn03 )，上述附加电容电路 包括形成在衬底上的附加MOS(Qn04)。上述MOS电路的上述MOS 的源极和上述附加电容电路的上述附加MOS的源极电连接在第一工 作电压布线(Vss—M)上。对上述衬底(P—Well)可供给MOS衬底 偏压(Vbn)。上述附加电容电路(CCl)的上述附加MOS ( Qn04 ) 的栅电极(G)电连接在上述衬底(P—Well)上(参照图1、图2、图3) 。因此，根据上述实施方式，在上述第一工作电压布线和上述衬底 之间连接有上述附加电容电路的上述附加MOS的栅极的寄生电容 (Cqn04)。其结果，上述第 一工作电压布线的充放电噪声通过上述 附加MOS的栅极的寄生电容而传递到MOS衬底偏压。其结果，能够 减少采用有源模式下的衬底偏压技术而造成的在有源模式下进行信 号处理时充放电电流所引起的信号处理的信号延迟量的变动(参照图4) 。在优选方式的导体集成电路(Chip)中，在上述第一工作电压布 线(Vss—M)与上述衬底(P—Well)之间至少并联连接有位于上述附 加电容电路(CCl)的上述附加MOS (Cqn04)的上述源极(S)与 上述栅电极(G)之间的源极栅极重叠电容、位于上述附加电容电路 (CCl)的上述附加MOS (Cqn04)的上述源极(S)与上述衬底 (P一Well)之间的源极 衬底耦合电容。在更优选方式的半导体集成电路(Chip)中，上述附加电容电路 (CCl)的上述附加MOS (Cqn04)的上述源极(S)电连接在漏极 (D)上，在上述第一工作电压布线(Vss—M)与上述衬底(P—Well) 之间至少并联连接有位于上述附加电容电路(CCl )的上述附加MOS (Cqn04)的上述漏极(D)与上述栅电极(G)之间的漏极栅极重叠 电容、和位于上述附加电容电路(CCl)的上述附加MOS (Cqn04) 的上述漏极(D)与上述衬底(P—Well)之间的漏极'衬底耦合电容。 在进一步更优选方式的半导体集成电路(Chip)中，包括从:帔供给到上述第一工作电压布线(Vss—M)的第一工作电压(Vss)生成 上述MOS衬底偏压(Vbn)的电压生成部(CN—P)(参照图5)。在具体方式的半导体集成电路(Chip)中，相对于被供给到上述 MOS电路的上述MOS的上述源极的上述第一工作电压(Vss),被 供给到上述衬底的上述MOS衬底偏压(Vbn)被设定为反向偏置， 净皮i殳定为电平比上述第一工作电压(Vss) ^f氐的上述MOS衬底偏压 (Vbn)被供给到上述村底，由此，具有形成在上述衬底(P—Well) 上的上述MOS (QnOl、 Qn02、 Qn03 )被控制成高阈值电压、低漏电 流的状态(参照图16 (a) 、 (b))。在另一具体方式的半导体集成电路(Chip)中，包括用于保存控 制信息的控制存储器(Cut—MM)，所述控制信息用于确定是否将被 设定为电平比上述第 一工作电压(Vss )低的上述MOS衬底偏压(Vbn ) 供给到上述衬底(参照图13)。在另一具体方式的半导体集成电路(Chip)中，相对于被供给到 上述MOS电路的上述MOS的上述源极的上述第一工作电压(Vss), 被供给到上述衬底的上述MOS衬底偏压(Vbn)被设定为正向偏置， 被设定为电平比上述第一工作电压(Vss)高的上述MOS衬底偏压 (Vbn)被供给到上述衬底，由此，具有形成在上述衬底(P—Well) 上的上述MOS (QnOl、 Qn02、 Qn03 ) ^皮控制成低阈值电压、高漏电 流的状态(参照图20 (a) 、 (b))。在另一具体方式的半导体集成电路(Chip)中，包括用于保存控 制信息的控制存储器(Cnt—MM)，该控制信息用于确定是否将被设 定为电平比上述第一工作电压高的上述MOS衬底偏压(Vbn)供给 到上述村底。在另一具体方式的半导体集成电路(Chip)中，上述MOS电路 包括形成在上述村底(P—Well)上的高杂质浓度区域(DN1、 DN2、之间连接有由上述高杂质浓度区域和上述衬底构成的二极管(DN1 、 DN2、 DN3)(参照图9、图10、图11、图12)。在另一具体方式的半导体集成电路(Chip)中，上述MOS电路 的上述多个MOS是SOI构造的PMOS,上述多个MOS的源极和漏 极形成在上述SOI构造的绝缘膜上方的硅上。上述多个MOS的上述 阱(P—Well )形成在上述SOI构造的上述绝缘膜下方的硅村底(P—Sub ) 中。因此，根据上述另一具体的实施方式，能够降低漏极与阱之间的 电容，能够提供高速、低功耗的半导体集成电路。 《实施方式的说明》 下面，对实施方式进4于详细i兌明。图1是表示本发明的一个实施方式的半导体集成电路的电路图。 图1的半导体集成电路的核Core包括作为反相电路的标准单元 STC1、 STC2、 STC3;附加了栅极电容Cqp04、 Cqn04的附加电容单 元CC1。图2是表示图1所示半导体集成电路的器件平面构造的布局 图。图3是图2的主要部分的截面图。 《标准单元的构成》第一级的反相器的标准单元STC1由P沟道型MOS晶体管QpOl 及N沟道型MOS晶体管QnOl构成。对P沟道型MOS晶体管QpOl 的栅电极与N沟道型MOS晶体管QnOl的栅电极供给输入信号Inl。 从P沟道型MOS晶体管QpOl的漏电极与N沟道型MOS晶体管QnOl 的漏电极得到成为下 一级标准单元STC2的输入信号In 1的输出信号。 P沟道型MOS晶体管QpOl的源电极连接在电源布线VdcUM上，从 而它的源电极被供给电源电压Vdd,N沟道型MOS晶体管QnOl的源 电极连接在接地布线Vss—M上，从而它的源电极被供给接地电压Vss。 P沟道型MOS晶体管QpOl的N阱N_Well连接在PMOS衬底偏置布 线Vbp—M上，从而N阱被供给PMOS衬底偏压Vbp。 N沟道型MOS 晶体管QnOl的P阱P—Well连接在NMOS衬底偏置布线Vbn—M上， 从而P阱被供给NMOS衬底偏压V叩。第二级的标准单元STC2和第三级的标准单元STC3也与第1级 标准单元STCl同样，分别由P沟道型MOS晶体管Qp02和N沟道型MOS晶体管Qn02、 P沟道型MOS晶体管Qp03和N沟道型MOS 晶体管Qn03构成。《附加电容单元的构成》附加电容单元CCl由P沟道型MOS晶体管Qp04及N沟道型 MOS晶体管Qn04构成。P沟道型MOS晶体管Qp04的冲册电极连接在 PMOS衬底偏置布线Vbp—M上，从而它的栅电极被供给PMOS衬底 偏压Vbp。 N沟道型MOS晶体管Qn04的栅电极连接在NMOS衬底 偏置布线Vbn—M上，从而它的栅电极被供给NMOS衬底偏压V叩。 P沟道型MOS晶体管Qp04的源电极和漏电极连接在电源布线Vdd—M 上，从而它的源电极和漏电极被供给电源电压Vdd, N沟道型MOS 晶体管Qn04的源电极和漏电极连接在接地布线Vss一M上，从而它的 源电极和漏电极被供给接地电压Vss 。其结果是，在标准单元STC1、 STC2、 STC 3的PMOSQpOl 、 PMOSQp02、 PMOSQp03的源电极所连接的电源布线Vdd—M与 PMOSQpOl 、PMOSQp02、PMOSQp03的N阱N—Well所连冲妄的PMOS 衬底偏置布线Vbp—M之间连接有附加电容单元CCl的PMOSQp04 的较大的栅极电容Cqp04。在标准单元STC1、 STC2、 STC 3的 NMOSQnOl、 NMOSQn02、 NMOSQn03的源电极所连接的接地布线 Vss一M与NMOSQnOl 、 NMOSQn02、 NMOSQn03的P P并P—Well所 连接的NMOS衬底偏置布线Vbn—M之间连接有附加电容单元CCl 的NMOSQn04的较大的栅极电容Cqn04。《衬底偏压》相对于供给到标准单元STC1、 STC2、 STC 3的PMOSQpOl、 PMOSQp02、 PMOSQp03的P型源电极的电源布线Vdd—M的电源电 压Vdd,供给到PMOSQpOl 、 PMOSQp02、 PMOSQp03的N阱N—Well 的PMOS衬底偏压Vbp被设定为反向偏置。即，供给到PMOSQpOl 、 2、 3的N阱N—Well的PMOS村底偏压Vbp被设定为电平高于供给 到PMOSQpOl 、 PMOSQp02、 PMOSQp03的P型源电极的电源电压 Vdd的电平。其结果，标准单元STC1、 STC2、 STC 3的PMOSQpOl 、PMOSQp02、 PMOSQp03被控制成高阈值电压、低漏电流的状态。当 对PMOSQpOl 、PMOSQp02、PMOSQp03的P型源电极与N阱N—Well 供给例如与电源电压Vdd相同电平的电压时，成为PMOSQpOl、 PMOSQp02、 PMOSQp03上未被施加反向偏置的衬底偏压的状态。在 该状态下，标准单元STC1、 STC2、 STC3的PMOSQpOl 、 PMOSQp02、 PMOSQp03是低阈值电压、高漏电流的状态。相对于供给到标准单元STC1、 STC2、 STC 3的NMOSQnOl、 NMOSQn02、 NMOSQn03的N型源电极的接地布线Vss—M的接地电 压Vss，供给到NMOSQnOl 、 NMOSQn02、 NMOSQn03的P阱P—Well 的NMOS衬底偏压Vbn被设定为反向偏置。即，供给到NMOSQnOl、 NMOSQn02、 NMOSQn03的P阱P—Well的NMOS衬底偏压Vbn被 设定为电平比供给到NMOSQnOl 、 NMOSQn02、 NMOSQn03的N型 源电极的接地电压Vss的电平低。其结果，标准单元STC1、 STC2、 STC3的NMOSQnOl、NMOSQn02、NMOSQn03被控制成高阈值电压、 低漏电流的状态。对NMOSQnOl、 NMOSQn02、 NMOSQn03的N型 源电极与P阱P一Well供给例如与接地电压Vss相同电平的电压时， 成为在NMOSQnOl、 NMOSQn02、 NMOSQn03上未被施加反向偏置 的衬底偏压的状态。在该状态下，标准单元STC1、 STC2、 STC3的 NMOSQnOl、 NMOSQn02、 NMOSQn03是低阁值电压、高漏电流的 状态。《平面布局及截面构造》图2是表示图1所示的半导体集成电路的器件平面构造的布局 图。标准单元STC1、 STC2、 STC3的PMOSQpOl 、 Qp02、 Qp03包 括由多晶硅层构成的栅电极G、 N阱N—Well、 P型高杂质浓度源极区 域、P型高杂质浓度漏极区域。附加电容单元CC1的PMOSQp04也 包括由多晶硅层构成的栅电极G、 N阱N—Well、 P型高杂质浓度源极 区域、P型高杂质浓度漏极区域。PMOSQpOl 、 Qp02、 Qp03、 Qp04 的N阱N_Well通过连^l妄孔Cont而连4妄在由第一层布线Ml构成的 PMOS衬底偏置布线Vbp—M上。PMOSQpOl 、 Qp02、 Qp03、 Qp04的P型高杂质浓度源极区域S通过连接孔Cont而连接在由第一层布 线Ml构成的电源布线Vdd—M上。标准单元STC1、 STC2、 STC3的 NMOSQnOl、 Qn02、 Qn03包括由多晶硅层构成的栅电极G、 P阱 P一Well、 N型高杂质浓度源极区域、N型高杂质浓度漏极区域。附加 电容单元CC1的NMOSQn04也包括由多晶硅层构成的栅电极G、 P 阱P—Well、 N型高杂质浓度源极区域、N型高杂质浓度漏极区域。 NMOSQnOl 、 Qn2、 Qn3、 NMOSQn04的P阱P—Well通过连接孔Cont 而连接在由第一层布线M1构成的NMOS衬底偏置布线Vbn一M上。 NMOSQnOl、 Qn2、 Qn3、 NMOSQn4的N型高杂质浓度源极区域S 通过连接孔Cont而连接在由第一层布线Ml构成的接地布线Vss—M 上。附加电容单元CC1的PMOSQp04的栅电极G和N阱N—Well连 接在由第一层布线Ml构成的PMOS衬底偏置布线Vbp—M上。附加 电容单元CC1的PMOSQp04的P型高杂质浓度源极区域S和P型高 杂质浓度漏极区域D连接在由第一层布线Ml构成的电源布线 Vdd—M上。附加电容单元CC1的PMOSQp04的沿虚线A-A，的截面 构造如图3 (a)所示。如图3 (a)所示，由附加电容单元CC1的 PMOSQp04的栅电极G与漏极区域D之间的重叠电容和栅电极G与 源极区域S之间的重叠电容构成附加电容单元CC1的PMOSQp04的 较大的栅极电容Cqp04的 一部分。由附加电容单元CC1的PMOSQp04 的P型漏极区域D与N阱N—Well之间的PN结和PMOSQp04的P 型源极区域S与N阱N一Well之间的PN结构成附加电容单元CC1的 PMOSQp04的较大的栅极电容Cqp04的另 一部分。附加电容单元CC1 的NMOSQn04的栅电极G和P阱P—Well连接在由第一层布线Ml 构成的NMOS衬底偏置布线Vbn—M上，附加电容单元CC1的 NMOSQn04的N型高杂质浓度源极区域S和N型高杂质浓度漏极区 域D连接在由第一层布线Ml构成的接地布线Vss—M上。附加电容 单元CC1的NMOSQn04的沿虚线B - B，的截面构造如图3(b)所示。 如图3 (b)所示，由附加电容单元CC1的NMOSQn04的栅电极G 与漏极区域D之间的重叠电容和栅电极G与源极区域S之间的重叠电容构成附加电容单元CC1的NMOSQn04的较大的栅极电容Cqn04 的一部分。由附加电容单元CC1的NMOSQn04的N型漏极区域D 与P阱P—Well之间的PN结和NMOSQn04的N型源极区域S与P 阱P—Well之间的PN结构成附加电容单元CC1的NMOSQn04的较大 的4册极电容Cqn04的另一部分。 《有源模式的动作》图4是用于说明图1、 2、 3所示的半导体集成电路的有源模式的 动作的波形图。如该图所示，在标准单元STC1、 STC2、 STC3中， 对PMOSQpOl、 PMOSQp02、 PMOSQp03施加反向偏置的PMOS衬 底偏压Vbp,对NMOSQnOl、 NMOSQn02、 NMOSQn03也施加反向 偏置的NMOS衬底偏压Vbn。如该图所示，假想第一级的反相器的 标准单元STC1的输入信号Inl、第二级的反相器的标准单元STC2 的输入信号In2、第三级的反相器的标准单元STC3的输入信号In3 和输出信号In4从"低电平，，变化到"高电平，，或从"高电平，，变化 到'M氐电平"。在这些信号变化期间，标准单元STC1、 STC2、 STC3 的输出端子的负载电容的充放电电流从电源布线Vdd—M流出或流入 到接地布线Vss—M，因此，电源布线Vdd—M的电源电压Vdd的电平 将降低，接地布线Vss-M的接地电压Vss的电平将升高。在电源布线Vdd—M和PMOS衬底偏置布线Vbp—M之间未连接附 加电容单元CC1的PMOSQp04的较大的栅极电容Cqp04时，即使电 源布线Vdd—M的电源电压Vdd的电平发生变动，也会由PMOS衬底 偏压发生器的输出电压将PMOS衬底偏置布线Vbp—M的电压维持为 大致恒定。其结果，标准单元STC1、 STC2、 STC3的PMOSQpOl、 Qp02、 Qp03的阈值电压Vth(P)降低，标准单元STC1、 STC2、 STC3 的各种电特性也发生变动。在接地布线Vss—M和NMOS衬底偏置布 线Vbn—M之间未连接附加电容单元CCl的NMOSQn04的较大的栅 极电容Cqn04时，即使接地布线Vss—M的接地电压Vss的电平发生 变动，也会由NMOS衬底偏压发生器的输出电压将NMOS衬底偏置 布线Vbn M的电压维持为大致恒定。其结果，标准单元STC1、 STC2、STC3的NMOSQnOl、 Qn02、 Qn03的阈值电压Vth ( N )降低，标准 单元STC1、 STC2、 STC3的各种电特性也发生变动。 《附加电容单元的效果》与此不同，在图1、 2、 3所示的本发明的一个实施方式的半导体 集成电路中，在电源布线Vdd一M和PMOS衬底偏置布线Vbp一M之在接地布线Vss一M和NMOS衬底偏置布线Vbn一M之间连接有附加 电容单元CC1的NMOSQn04的较大的栅极电容Cqn04。其结果，当 电源布线Vdd_M的电源电压Vdd的电平降低时，PMOS衬底偏置布 线Vbp_M的电压电平也降4氐。当4妄地布线Vss一M的4妻地电压Vss的 电平升高时，NMOS衬底偏置布线Vbn—M的电压电平也升高。因此， 可减少标准单元STC1、 STC2、 STC3的PMOSQpOl、 Qp02、 Qp03 的阈值电压Vth (P)和NMOSQnOl、 Qn02、 Qn03的阈值电压Vth (N)的降低，也减少标准单元STC1、 STC2、 STC3的各种电特性的 变动。《包括核的系统LSI》图5是本发明的一个实施方式的半导体集成电路、即系统LSI的 电路图。图5的逻辑核Core是包括图1的半导体集成电路中示出的 标准单元STC1、 STC2、 STC3、附加了栅极电容Cqp04、 Cqn04的附 加电容单元CC1在内的核Core。系统LSI进一步还包括电源焊盘 Vdd—Pad、接地焊盘Vss— Pad、 PMOS控制部P—Cnt、 NMOS控制部 N—Cnt。电源布线Vdd—M对连接在电源焊盘Vdd—Pad上的电源布线 Vdd一M供给电源电压Vdd，接地布线Vss—M对连接在接地焊盘Vss— Pad上的接地布线Vss—M供给接地电压Vss。 PMOS衬底偏置布线 Vbp—M与PMOS控制部P—Cnt的正电压生成部CP—P和PMOSQpc 11 、 Qpcln的漏电极连接。正电压生成部CP—P例如由充电电路构成，从 电源电压Vdd生成比电源电压Vdd高的电压Vdd + △。在 PMOSQpcl 1 、 Qpcln的栅极上连接有控制开关电路Cnt_SW_p。NMOS衬底偏置布线Vbn_M与NMOS控制部N—Cnt的负电压生成部CP—N 和NMOSQncll、 Qncln的漏电极连接。负电压生成部CP__N例如由 充电电路构成，/人^妻地电压Vss生成比4妾地电压Vss低的电压Vss-A。在NMOSQncll、 Qncln的栅极上连接有控制开关电路Cnt—SW_n。在要对PMOS衬底偏置布线Vbp_M供给电源电压Vdd时，使正 电压生成部CP—P截止，使PMOSQpcll、 Qpcln导通，从电源焊盘 Vdd—Pad供给电源电压Vdd。在对PMOS —t底偏置布线Vbp—M供给 电压电平比电源电压Vdd高的Vdd + A时，4吏正电压生成部CP—P导 通，使PMOSQpcl 1 、 Qpcln截止。在要对NMOS衬底偏置布线Vbn—M 供给接地电压Vss时，使负电压生成部CP—N截止，使NMOSQncll、 Qncln导通，从接地焊盘Vss— Pad供给接地电压Vss。在对NMOS 衬底偏置布线Vbn一M供给电压电平比接地电压Vss低的Vdd - A时， 使负电压生成部CP—N导通，使NMOSQncll、 Qncln截止。《另一实施方式的半导体集成电路》《消除标准单元的阱处的高杂质浓度区域》图6是表示本发明的另一个实施方式的半导体集成电路的电路 图。图7是表示图6所示的半导体集成电路的器件平面构造的布局图。 图8是图7的要部截面图。图6和图7所示的半导体集成电路与图l和图2所示的半导体集 成电路的不同点如下。在图1和图2所示的半导体集成电路中，为了将标准单元STC1、 STC2、 STC3的PMOSQpOl、 02、 03的N阱N—Well与PMOS衬底 偏置布线Vbp—M电连接，在标准单元STC1、 STC2、 STC3的 PMOSQp01 、 02、 03的N阱N—Well上形成具有连接孔Cont的N型 高杂质浓度区域N+。在图1和图2所示的半导体集成电路中，为了 将标准单元STC1 、 STC2、 STC3的NMOSQn01 、 02、 03的P阱P—Well 与NMOS衬底偏置布线Vbn_M电连接，在标准单元STC1、 STC2、 STC3的NMOSQn01、 02、 03的P阱P—Well上形成具有连接孔Cont 的？型高杂质浓度区域？+ 。与此不同，在图6和图7所示的半导体集成电路中，从标准单元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well中消除 了 N型高杂质浓度区域N + ，从标准单元STC1、2、3的NMOSQn07、 08、 09的P阱P—Well中消除了 P型高杂质浓度区域P+。即，在图 6和图7中，为了将标准单元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well与PMOS衬底偏置布线Vbp—M电连接，在附 加电容单元CC1的PMOSQplO的N阱N—Well上形成具有连接孔Cont 的N型高杂质浓度区域N十。图7的附加电容单元CCl的PMOSQplO的沿虚线A-A，的截面 构造如图8 (a)所示。如图8 (a)所示，在附加电容单元CCl的 PMOSQplO的N阱N—Well上形成有N型高杂质浓度区域N十，该N 型高杂质浓度区域N +与PMOS衬底偏置布线Vbp—M电连接。附加 电容单元CCl的PMOSQplO的N阱N—Well与标准单元STC1 、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well构成为一体。因此，标 准单元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well 能够与PMOS衬底偏置布线Vbp—M电连接。进而，图7的附加电容 单元CCl的NMOSQnlO的沿虚线B - B，的截面构造如图8(b)所示。 如图8(b)所示，在附加电容单元CCl的NMOSQnlO的P阱P—Well 上形成有P型高杂质浓度区域P+,该P型高杂质浓度区域P+与NMOS 衬底偏置布线Vbn—M电连接。附加电容单元CCl的NMOSQnlO的P 阱P—Well与标准单元STC1、 STC2、 STC3的NMOSQn07、 08、 09 的P阱P—Well构成为一体。因此，标准单元STC1、 STC2、 STC3的 NMOSQn07、 08、 09的P阱P—Well能够与NMOS衬底偏置布线Vbn—M 电连接。《增加标准单元的阱处的寄生二极管》图9是表示本发明的再一个实施方式的半导体集成电路的电路 图。图10是表示图9所示的半导体集成电路的器件平面构造的布局 图。图ll是图10的主要部分的截面图。图12也是图10的主要部分 的截面图。图9和图10所示的半导体集成电路与图1和图2所示的半导体集成电路的不同点如下。在图和图2所示的半导体集成电路中，为了将标准单元STC1、 STC2、 STC3的PMOSQpOl、 02、 03的N阱N—Well与PMOS衬底 偏置布线Vbp—M电连接，在标准单元STC1、 STC2、 STC3的 PMOSQpOl 、 02、 03的N阱N—Well上形成具有连接孔Cont的N型 高杂质浓度区域N+ 。在图1和图2所示的半导体集成电路中，为了 将标准单元STC1 、 STC2、 STC3的NMOSQnOl 、 02、 03的P阱P—Well 与NMOS衬底偏置布线Vbn—M电连接，在标准单元STC1、 STC2、 STC3的NMOSQnOl、 02、 03的P阱P—Well上形成具有连接孔Cont 的P型高杂质浓度区域P十。与此不同，在图9和图10所示的半导体集成电路中，在标准单 元STC1、 STC2、 STC3的PMOSQpll、 12、 13的N阱N—Well中形 成有P型高杂质浓度区域DP1、 DP2、 DP3。标准单元STC1、 STC2、 STC3的P型高杂质浓度区域DP1、 DP2、 DP3和PMOSQpll、 12、 13的P型高杂质浓度源极区域S通过连接孔Cont而连接在由第一布 线层Ml构成的电源布线Vdd—M上。图10的标准单元STC3的 PMOSQpB的沿虚线C-C，的截面构造如图12(a)所示。如图12(a) 所示，在标准单元STC3的PMOSQpl3的N阱N—Well中形成有P型 高杂质浓度区域DP3 ，该P型高杂质浓度区域DP3和PMOSQpl3的 P型高杂质浓度源极区域S通过连接孔Cont而连接在由第一布线层 Ml构成的电源布线Vdd一M上。其结果，如图9所示，在标准单元 STC1、 STC2、 STC3的PMOSQpl 1、 12、 13的P型高杂质浓度源极 区域与N阱N—Well之间连接有寄生二极管DP1、 DP2、 DP3。图10的附加电容单元CC1的PMOSQpl4的沿虚线A-A，的截面 构造如图11 (a)所示。如图11 (a)所示，在附加电容单元CC1的 PMOSQpl4的N阱N—Well中形成有N型高杂质浓度区域N+，该N 型高杂质浓度区域N+与PMOS衬底偏置布线Vbp—M电连接。附加 电容单元CC1的PMOSQpl4的N阱N—Well与标准单元STCl 、 STC2、STC3的PMOSQpll、 12、 13的N阱N—Well构成为一体。因此，尽 管存在寄生二极管DP1、 DP2、 DP3，标准单元STC1、 STC2、 STC3 的PMOSQpll、 12、 13的N阱N—Well仍能够与PMOS衬底偏置布 线Vbp_M电连4妄。在图9和图10所示的半导体集成电路中，在标准单元STC1、 STC2、 STC3的NMOSQnll、 12、 13的P阱P—Well中形成有N型高 杂质浓度区域DN1、 DN2、 DN3。标准单元STC1、 STC2、 STC3的 N型高杂质浓度区域DN1、 DN2、 DN3和NMOSQnll、 12、 13的N 型高杂质浓度源极区域S通过连接孔Cont而连接在由第一布线层Ml 构成的接地布线Vss一M上。图10的标准单元STC3的NMOSQnl3 的沿虛线D-D，的截面构造如图12 (b)所示。如图12 (b)所示， 在标准单元STC3的NMOSQnl3的P阱P—Well中形成有N型高杂质 浓度区域DN3 ，该N型高杂质浓度区域DN3和NMOSQnl3的N型 高杂质浓度源极区域S通过连接孔Cont而连接在由第一布线层Ml 构成的布线Vss—M上。其结果，如图9所示，在标准单元STC1 、 STC2 、 STC3的NMOSQnl 1、 12、 13的N型高杂质浓度源极区域与P阱P—Wel1 之间连接有寄生二极管DN1、 DN2、 DN3。图10的附加电容单元CC1的NMOSQnl4的沿虚线B-B，的截面 构造如图11 (b)所示。如图11 (b)所示，在附加电容单元CC1的 NMOSQnl4的P阱P—Well中形成有P型高杂质浓度区域P+,该P 型高杂质浓度区域P+与NMOS衬底偏置布线Vbn—M电连接。附加 电容单元CC1的NMOSQnl4的P阱P—Well与标准单元STC1、STC2、 STC3的NMOSQnl 1、 12、 13的P阱P—Well构成为一体。因此，尽 管存在寄生二极管DN1、 DN2、 DN3,标准单元STC1、 STC2、 STC3 的NMOSQnll、 12、 13的P阱P—Well仍能够与NMOS衬底偏置布 线Vbn—M电连接。《调整衬底偏压的MOS阈值电压》图13是表示用于补偿图1的核Core的标准单元STC1、 STC2、 STC3的MOS晶体管的阈值电压的偏差的半导体集成电路的电路图。在该图中，作为半导体集成电路的LSI芯片Chip包括核电路Core 的CMOS逻辑电路，还包括用于补偿该核CMOS逻辑电路Core的特 性偏差的控制存储器Cnt—MM和控制开关Cnt—SW。核CMOS逻辑电 路Core包括源极连接在电源电压Vdd上的PMOSQpl和源极连接在 接地电压Vss上的MOSQnl。 PMOSQpl的栅极和MOSQnl的栅极被 施加输入信号In, 乂人PMOSQpl的漏极和MOSQnl的漏极得到输出 信号Out。控制开关Cnt—SW包括PMOS控制部P—Cnt和NMOS控制 部N—Cnt。首先，PMOS控制部P—Cnt由PMOSQpc_l、 PMOSQpc—2、反相 器Inv_p构成。在PMOS控制部P—Cnt中，PMOSQpcJ的源极被施 加电源电压Vdd, PMOSQpc—2的源极被施加比电源电压Vdd高的N 阱偏压Vp—1。 PMOSQpc—1的漏极和PMOSQpc_2的漏极连接在核 CMOS逻辑电路Core的PMOSQpl的N阱N—Well上。另外，NMOS控制部N—Cnt由NMOSQnc—1、 NMOSQnc—2、反 相器Inv_p构成。在NMOS控制部N—Cnt中，NMOSQnc—1的源极被 施加电源电压Vdd, NMOSQnc—2的源相j皮施力口比接地电压Vss低的 P阱偏压Vn—1。 NMOSQnc—1的漏极和NMOSQnc—2的漏极连接在核 CMOS逻辑电路Core的NMOSQnl的P阱P—Well上。控制存储器Cnt—MM的输出信号Cnt—Sg为高电平时，PMOS控 制部P—Cnt的PMOSQpc—1导通，NMOS控制部N_Cnt的NMOSQnc—1 导通。于是，电源电压Vdd作为PMOS衬底偏压Vbp而被施加到核 CMOS逻辑电路Core的PMOSQpl的N阱N_Well上，接地电压Vss 作为NMOS衬底偏压Vbn而被施加到核CMOS逻辑电路Core的 NMOSQnl的P阱P—Well上。另一方面，对核CMOS逻辑电路Core-的PMOSQpl的源极和NMOSQnl的源极分别供给电源电压Vdd和接 地电压Vss。因此，核CMOS逻辑电路Core的PMOSQpl的源极和N 阱N—Well均被施加了电源电压Vdd,核CMOS逻辑电路Core的 NMOSQnl的源极和P阱P—Well均-陂施加了接地电压Vss。控制存储器Cnt—MM的输出信号Cnt—Sg为低电平时，PMOS控制部P—Cnt的PMOSQpc—2导通，NMOS控制部N—Cnt的NMOSQnc—2 导通。于是，比电源电压Vdd高的N阱偏压Vp—1作为PMOS衬底 偏压Vbp而被施加到核CMOS逻辑电路Core的PMOSQpl的N阱 N—Well上，比接地电压Vss低的P阱偏压Vn—1作为NMOS村底偏 压Vbn而被施加到核CMOS逻辑电路Core的NMOSQnl的P阱 P—Well上。另一方面，对核CMOS逻辑电路Core的PMOSQpl的源 极和NMOSQnl的源极分别供给电源电压Vdd和接地电压Vss。因此， 相对于施加到核CMOS逻辑电路Core的PMOSQpl的源极上的电源 电压Vdd,施加于N阱N—Well上的较高的N阱偏压Vp_l成为反向 偏置。相对于施加到核CMOS逻辑电路Core的NMOSQnl的源极上 的接地电压Vss,施加于P阱P_Well上的较低的P阱偏压Vn_l也成 为反向偏置。其结果，核CMOS逻辑电路Core的PMOSQpl和 NMOSQnl都能被控制成较高的阈值电压Vth,能够减少漏电流。 《用于测量漏电流的晶片测试和晶片工艺》图17是用于说明含有多个图13所示的LSI芯片Chip的晶片测试 的图。图18是说明包括晶片测试流程和晶片工艺流程在内的半导体 集成电路的制造方法的图。首先，在图18的步骤91,开始晶片测试，在电流测量的步骤92 中，由预先与LSI芯片Chip的电源电压Vdd和接地电压Vss连接的 图17所示的外部测试器ATE测量1个LSI芯片Chip的漏电流。在 接下来的测量步骤93中，由外部测试器ATE判定在步骤92中测得 的漏电流是否大于设计目标值。在判定步骤93中，由外部测试器ATE 判定为测得的漏电流大于设计目标值时，则可以说芯片Chip的核 CMOS逻辑电路Core的MOS晶体管的阈值电压Vth比设计目标值大 幅度降低。在该情况下，为了将核CMOS逻辑电路Core的MOS晶 体管的阈值电压Vth从低Vth变为高Vth,在下 一 步骤94熔断作为控 制存储器Cnt一MM的非易失性存储器元件的熔断器FS而施加衬底偏 压。相反，在判定步骤93中，由外部测试器ATE判定为测得的漏电 流小于设计目标值时，则可以说芯片Chip的核CMOS逻辑电路Core的MOS晶体管的阈值电压Vth高于设计目标值。在该情况下，不需 要改变成核CMOS逻辑电路Core的MOS晶体管的高Vth，因此，在 步骤95结束处理，转移到测量下一 LSI芯片Chip的漏电流的步骤92 和判别步骤93的处理。在图18所示的包含许多个芯片的LSI晶片测试完成时，l枚晶片 的许多芯片的各控制存储器Cnt_MM的熔断器FS处于熔断状态或未 熔断状态。用图13所示的LSI芯片Chip，说明控制存储器Cnt—MM 的熔断器FS处于熔断状态时或未熔断状态时的动作。 《控制存储器》图14是表示图13所示的LSI芯片的控制存储器的构成例的电路 图。图14(a)是最简单的控制存储器Cnt—MM,控制存储器Cnt_MM 由在电源电压Vdd和接地电压GND之间串联连接的熔断器FS和电 阻R构成。图14 (b)是复杂一些的控制存储器Cnt—MM。该控制存 储器Cnt—MM由在电源电压Vdd和接地电压GND之间串联连接的 PMOSQmp—1、熔断器FS、电阻R、 NMOSQmn—1 、 4个反相器 Inv—ml . . m4、 CMOS模拟开关SW—ml构成。在图18的步骤94 中熔断图14 (a)的控制存储器Cnt—MM的熔断器FS时，通过施加 用于熔断的高电源电压Vdd而使熔断器FS熔断。在图18的步骤94 中使图14 (b)的控制存储器Cnt_MM的熔断器FS熔断时，通过施 加高电平的控制信号St并施加用于熔断的高电源电压Vdd,来使熔 断器FS熔断，则其后的LSI芯片Chip的动作开始初期时的控制存储 器Cnt—MM的输出信号Cnt—Sg成为低电平的接地电压GND。相反， 若在图18的流程中未熔断图14 (a)的控制存储器Cnt—MM的熔断 器FS,则其后的LSI芯片Chip的动作开始初期时的输出信号Cnt—Sg 成为高电平的电源电压Vdd。对于图14(b)的控制存储器Cnt_MM 也是同样，在图18的流程中使熔断器FS熔断时，与高电平的启动信 号St响应而开始动作初期时的控制存储器Cnt—MM的锁存输出信号 Cnt一Sg成为低电平的接地电压GND。相反，若在图18的流程中未熔 断图14 (b)的控制存储器Cnt—MM的熔断器FS,则与高电平的启动信号St响应而开始动作初始时的锁存输出信号Cnt—Sg成为高电平 的电源电压Vdd。假定图13所示的LSI芯片Chip的控制存储器Cnt一MM的熔断器 FS为未熔断状态。于是，LSI芯片Chip的动作开始初期时的控制存 储器Cnt—MM的锁存输出信号Cnt—Sg成为高电平的电源电压Vdd。 首先，在控制开关电路Cnt_SW的PMOS控制部P—Cnt中，PMOSQpc—2 截止，反相器Inv_p的输出成为低电平，PMOSQpc—1导通。于是， 由于PMOSQpcJ导通，在核CMOS逻辑电路Core的PMOSQpl的 N阱N—Well施加了^皮施加于PMOSQpc—1源极的电源电压Vdd。在 控制开关电路Cnt—SW的NMOS控制部N—Cnt, NMOSQnc—1导通， 反相器Inv—n的输出成为低电平，NMOSQnc—2截止。于是，由于 NMOSQnc—1导通，在核CMOS逻辑电路Core的NMOSQnl的P阱 P—Well施加了被施加于PMOS的NMOSQnl源极的接地电压Vss。此 时的图13所示的半导体集成电路的各部电压的关系如图15左侧的非 熔断状态NC所示。图15是表示图13所示的半导体集成电路的各部 电压关系的图。假定图13所示的LSI芯片Chip的控制存储器Cnt—MM的熔断器 FS为熔断状态。于是，LSI芯片Chip的动作开始初期时的控制存储 器Cnt一MM的锁存输出信号Cnt一Sg成为低电平的接地电压Vss。首 先，在控制开关电路Cnt—SW的PMOS控制部P—Cnt中，PMOSQpc—2 导通，反相器Inv_p的输出成为高电平，PMOSQpc—1截止。于是， 由于PMOSQpc—2导通，在核CMOS逻辑电路Core的PMOSQpl的 N阱N—Well施加了被施加于PMOSQpc—2源极的高N阱偏压Vp—1 。 在控制开关电路Cnt—SW的NMOS控制部N—Cnt中，NMOSQnc—1 截止，反相器Inv—n的输出成为高电平，NMOSQnc—2导通。于是， 由于NMOS之Qnc—2导通，在核CMOS逻辑电路Core的NMOSQnl 的P阱P—Well施加了被施加于NMOSQn2源极的低P阱偏压Vn—1。 此时的图13所示的半导体集成电路的各部电压的关系如图15右侧的 熔断状态C所示。如此，核CMOS逻辑电路Core的PMOSQpl的N阱N—Well被施加了高N阱偏压Vp_l,核CMOS逻辑电路Core的 NMOSQnl的P阱P—Well被施加了低P阱偏压Vn—1 。如图15所示， PMOSQpl的N阱偏压Vp—1设定得高于源极的电源电压Vdd, NMOSQnl的P阱偏压Vn—1设定得低于接地电压Vss。其结果，核 CMOS逻辑电路Core的PMOSQpl和NMOSQnl的阈值电压从低Vth 变化为高Vth。《MOSLSI的阈值电压Vth的控制》图16是用于"i兌明所制造的MOSLSI的阈值电压Vth分布的图。 图16的才黄轴表示MOSLSI的阈值电压Vth,图16的纵轴表示MOSLSI 的芯片个数，曲线Lfrc表示分布。当MOSLSI的阈值电压Vth降低 到下限阈值LJim以下时，漏电流显著增大，功耗显著过大。相反， 当MOSLSI的阈值电压Vth上升到上限阔值H—lim以上时，开关速度 显著降低，数据处理速度显著降低。因此，在本发明以前，存在于图16 (a)的下限阈值L一lim以下 的MOSLSI的芯片组A视作不良品而被废弃。但是，根据本发明的 一个实施方式，这样的MOSLSI的芯片组A在图18的步骤94中熔 断器被熔断。由此，在LSI芯片Chip的动作开始初期时，核CMOS 逻辑电路Core的PMOSQpl和NMOSQnl的阈值电压从低Vth变化 为高Vth，如图16( b )所示，以前的芯片组A变为为再生芯片组A_bv。 其结果，MOSLSI芯片的核CMOS逻辑电路内部的所有PMOS和所 有NMOS的平均阈值电压Vth增加到下限阈值L—lim以上，能够减 少整个芯片的漏电流。因此，通过在LSI芯片内部占有较大面积的大 规模逻辑核CMOS逻辑电路上增加占有面积较小的控制存储器 Cnt_MM和控制开关电路Cnt—SW,从而能够以高制造成品率制造低 漏电流的MOSLSI。《晶片测试和晶片工艺》图19是表示本发明的另一个实施方式的半导体集成电路的电路 图。图19所示的MOSLSI芯片Chip与图13所示的MOSLSI芯片Chip 的不同点如下所示。在图19中，与图13同样地，如图20 (a)所示那样、MOSLSI 的阈值电压Vth降低到下限阈值L一lim以下的芯片组A的熔断器不仅 被熔断，而且如图20 (b)所示那样，MOSLSI的阈值电压Vth上升 到上限阈值H—lim以上的芯片组B的熔断器也被熔断。但是，对于 MOSLSI的阈值电压Vth上升到上限阈值H_lim以上的芯片组B如下 述那样控制。首先，将从PMOS控制部Cnt_P的电压生成部CP—P通 过PMOS之Qpc—2而施加到核CMOS逻辑电路Core的PMOSQpOl 的N阱的N阱偏压Vp—1变更为比电源电压Vdd稍低的电平。将从 NMOS控制部Cnt—N的电压生成部CP_N通过NMOSQnc—2而施加到 核CMOS逻辑电路Core的NMOSQn01的P阱的P阱偏压Vn—1变更 为比接地电压Vss稍高的电平。此时的图19所示的半导体集成电路 的各部电源的关系如图21中左侧的熔断状态C (B)所示。图21是 表示图19所示的半导体集成电路的各部电压关系的图。如图21中左 侧的熔断状态C ( B )所示，PMOSQpOl的N阱的N阱偏压Vp—1被 设定为比电源电压Vdd稍低，NMOSQn01的P阱的P阱偏压Vn—1 被设定为比源极的接地电压Vss稍高。其结果，核CMOS逻辑电路 Core的PMOSQpl和NMOSQn 1的阈值电压/人超高Vth降低，核CMOS 逻辑电路Core的延迟时间从过大状态变化到适当状态。图20是用于 说明图19所示的半导体集成电路的阈值电压Vth分布的图。因此， 存在于图20的上限阈值H_Lim以上的芯片组B在上述控制下变化成 再生芯片组B—bv。其结果，核CMOS逻辑电路Core的所有PMOS 和所有NMOS的平均阈值电压Vth都降低到上限阈值H—Lim以下， 从而能够减少整个芯片的延迟时间。《SOI设备》图22是表示本发明的再一个实施方式的半导体集成电路的截面 构造的图。图22所示的MOSLSI采用SOI构造。SOI是Silicon - On - Insulator的筒写。如图22所示，SOI构造是例如在下层具有P型硅衬底P—Sub。下 层的硅衬底P Sub的表面上形成有N阱N—Well和P阱P—Well。在N阱N一Well和P阱P—Well之间形成有作为绝缘物元件分离区域的STI 层。STI是Shallow Trench Isolation的缩写。在形成有N阱N—Well和P阱P_Well的硅衬底P—Sub的表面上 形成有薄的绝缘膜(Insulator )。在该薄绝缘膜(Insulator)之上形成有石圭(Silicon)层。在硅层的 左侧形成有PMOSQpOl的高杂质浓度的P型源极区域和P型漏极区 域和控制成超低剂量的N型沟道区域。在硅层的右侧形成有 NMOSQnOl的高杂质浓度的N型源极区域和N型漏极区域和控制成 超低剂量的P型沟道区域。作为薄绝缘膜的氧化膜被埋入硅层，因此，薄绝缘膜被称为埋入 氧化膜(Buried Oxide BOX ) 。 PMOSQpOl的控制成超低剂量的N型 沟道区域被完全耗尽，NMOSQnOl的控制成超低剂量的P型沟道区 域也被完全耗尽。因此，PMOSQpOl和NMOSQnOl是被完全耗尽(fully -depleted FD )的SOI晶体管。该被完全耗尽的SOI晶体管的 PMOSQpOl和NMOSQnOl的阈值电压能够被称为背栅的薄绝缘膜正 下方的N阱N—Well和P阱P—Well的衬底偏压所控制。如此，能够 大幅度减少漏极与阱之间的结电容，因此，BOXFD-SOI晶体管最适 用于高速、低功耗的MOSLSI。以上，基于实施方式具体说明了本发明人完成的发明，但本发明 不限于此，当然在不脱离其要旨的范围内可以进行各种变更。例如，可以通过将待机模式下的PMOSQpOl、 PMOSQp02、 PMOSQp03的PMOS衬底偏压Vbp和NMOSQnOl 、 NMOSQn02、 NMOSQn03的NMOS村底偏压Vbn i殳为比有源模式更大的偏压，从 而降低在待机模式下的漏电流。本发明除了系统LSI之外，还能够广泛应用于以高制造成品率制 造微处理器、基带信号处理LSI的各种用途的半导体集成电路、并减 少在有源模式下的信号处理的动作功耗和信号延迟量的变动等方面。
权利要求
1.一种半导体集成电路，包括处理输入信号的CMOS电路、和用与上述CMOS电路相同的制造工艺制造出的附加电容电路，上述CMOS电路包括具有N阱的PMOS和具有P阱的NMOS，上述附加电容电路包括具有N阱的附加PMOS和具有P阱的附加NMOS，上述CMOS电路的上述PMOS的源极和上述附加电容电路的上述附加PMOS的源极电连接在第一工作电压布线上，上述CMOS电路的上述NMOS的源极和上述附加电容电路的上述附加NMOS的源极电连接在第二工作电压布线上，对上述N阱可供给PMOS衬底偏压，对上述P阱可供给NMOS衬底偏压，上述附加电容电路的上述附加PMOS的栅电极电连接在上述N阱上，上述附加电容电路的上述附加NMOS的栅电极电连接在上述P阱上。
2. 根据权利要求1所述的半导体集成电路，其特征在于 在上述第一工作电压布线与上述N阱之间，至少并联连接有位于上述附加电容电路的上述附加PMOS的上述源极与上述栅电极之间 的源极栅极重叠电容、和位于上述附加电容电路的上述附加PMOS的 上述源极与上述N阱之间的源极 阱耦合电容,在上述第二工作电压布线与上述P阱之间至少并联连接有位于上 述附加电容电路的上述附加NMOS的上述源极与上述4册电才及之间的 源极栅极重叠电容、和位于上述附加电容电路的上述附加NMOS的 上述源极与上述P阱之间的源极 阱耦合电容。
3. 根据权利要求2所述的半导体集成电路，其特征在于 上述附加电容电路的上述附加PMOS的上述源极电连接在漏极上，上述附加电容电路的上述附加NMOS的上述源极电连接在漏极 上，在上述第一工作电压布线与上述N阱之间还并联连接有位于上述 附加电容电路的上述附加PMOS的上述漏极与上述栅电极之间的漏 极栅极重叠电容、和位于上述附加电容电路的上述附加PMOS的上述 漏极与上述N阱之间的漏极 阱耦合电容，在上述第二工作电压布线与上述P阱之间还并联连接有位于上述 附加电容电路的上述附加NMOS的上述漏极与上述栅电极之间的漏 极栅极重叠电容、和位于上述附加电容电3各的上述附加NMOS的上 述漏极与上述P阱之间的漏极 阱耦合电容。
4. 根据权利要求1所述的半导体集成电路，其特征在于 包括从被供给到上迷第一工作电压布线的第一工作电压生成上述PMOS衬底偏压的第 一电压生成部、和从被供给到上述第二工作电 压布线的第二工作电压生成上述NMOS衬底偏压的第二电压生成部。
5. 根据权利要求4所述的半导体集成电路，其特征在于 相对于被供给到上述CMOS电路的上述PMOS的上述源极的上述第一工作电压，被供给到上述N阱的上述PMOS衬底偏压被设定 为反向偏置；相对于被供给到上述CMOS电路的上述NMOS的上述 源极的上述第二工作电压，被供给到上述P阱的上述NMOS衬底偏 压祐 没定为反向偏置，被设定为电平比上述第一工作电压高的上述PMOS衬底偏压被供 给到上述N阱，由此，具有上述N阱的上述PMOS被控制成高阈值 电压、低漏电流的状态；被设定为电平比上述第二工作电压低的上述 NMOS衬底偏压被供给到上述P阱，由此，具有上述P阱的上述NMOS 被控制成高阈值电压、低漏电流的状态。
6. 根据权利要求5所述的半导体集成电路，其特征在于 包括用于保存控制信息的控制存储器，该控制信息用于确定是否将被设定为电平比上述第一工作电压高的上述PMOS衬底偏压供给 到上述N阱，和是否将被设定为电平比上述第二工作电压低的上述 NMOS衬底偏压供给到上述P阱。
7. 根据权利要求4所述的半导体集成电路，其特征在于相对于被供给到上述CMOS电路的上述PMOS的上述源极的上 述第一工作电压，被供给到上述N阱的上述PMOS衬底偏压被设定 为正向偏置；相对于被供给到上述CMOS电路的上述NMOS的上述 源极的上述第二工作电压，被供给到上述P阱的上述NMOS衬底偏 压^皮i殳定为正向偏置，被设定为电平比上述第一工作电压低的上述PMOS村底偏压被供 给到上述N阱，由此，具有上述N阱的上述PMOS被控制成低阈值 电压、高漏电流的状态，被设定为电平比上述第二工作电压高的上述 NMOS衬底偏压被供给到上述P阱，由此，具有上述P阱的上述NMOS 被控制成低阈值电压、高漏电流的状态。
8. 根据权利要求7所述的半导体集成电路，其特征在于 包括用于保存控制信息的控制存储器，该控制信息用于确定是否将被设定为电平比上述第一工作电压低的上述PMOS衬底偏压供给 到上述N阱、和是否将被设定为电平比上述第二工作电压高的上述 NMOS衬底偏压供给到上述P阱。
9. 根据权利要求1所述的半导体集成电路，其特征在于上述CMOS电路包括形成在上述N阱上的P型高杂质浓度区域、 和形成在上述P阱上的N型高杂质浓度区域，在上述CMOS电路的上述PMOS的上述源极与上述N阱之间连 接有由上述P型高杂质浓度区域和上述N阱构成的第一二极管，在上 述CMOS电路的上述NMOS的上述源极与上述P阱之间连接有由上 述N型高杂质浓度区域和上述P阱构成的第二二极管。
10. 根据权利要求1所述的半导体集成电路，其特征在于上述CMOS电路的上述多个PMOS是SOI构造的PMOS,上述 CMOS电路的上述多个NMOS是SOI构造的NMOS，上述多个PMOS 的源极和漏极与上述多个NMOS的源极和漏极形成在上述SOI构造 的绝缘膜上方的硅上，上述多个PMOS的上述N阱和上述多个NMOS的上述P阱形成 于上述SOI构造的上述绝缘膜下方的硅衬底中。
11. 一种半导体集成电路，包括处理输入信号的MOS电路、和用 与上述M O S电路相同的制造工艺制造出的附加电容电路，上述MOS电路包括形成在衬底上的MOS,上述附加电容电路包 括形成在衬底上的附加MOS,上述MOS电路的上述MOS的源极和上述附加电容电路的上述附 加MOS的源极电连接在第一工作电压布线上，对上述衬底可供给MOS衬底偏压，上述附加电容电路的上述附加MOS的栅电极电连接在上述衬底上。
12. 根据权利要求11所述的半导体集成电路，其特征在于 在上述第一工作电压布线与上述衬底之间至少并联连接有位于上述附加电容电3各的上述附加MOS的上述源才及与上述4册电才及之间的 源极栅极重叠电容、位于上述附加电容电路的上述附加MOS的上述 源极与上述衬底之间的源极 衬底耦合电容。
13. 根据权利要求12所述的半导体集成电路，其特征在于 上述附加电容电路的上述附加MOS的上述源极电连4妄在漏极上，在上述第一工作电压布线与上述衬底之间还并联连接有位于上述附 加电容电路的上述附加MOS的上述漏极与上述栅电极之间的漏极4册 极重叠电容、和位于上述附加电容电路的上述附加MOS的上述漏招_ 与上述衬底之间的漏极 衬底耦合电容。
14. 根据权利要求11所述的半导体集成电路，其特征在于 包括从被供给到上述第一工作电压布线的第一工作电压生成上述MOS衬底偏压的电压生成部。
15. 根据权利要求11所述的半导体集成电路，其特征在于 相对于被供给到上述MOS电路的上述MOS的上述源极的上述第一工作电压，被供给到上述衬底的上述MOS衬底偏压被设定为反向 偏置，被设定为电平比上述第一工作电压低的上述MOS衬底偏压被供 给到上述衬底，由此，具有形成在上述衬底上的上述MOS被控制成高阈值电压、低漏电流的状态。
16. 根据权利要求15所述的半导体集成电路，其特征在于 包括用于保存控制信息的控制存储器，所述控制信息用于确定是否将被设定为电平比上述第一工作电压低的上述MOS衬底偏压供给 到上述衬底。
17. 根据权利要求11所述的半导体集成电路，其特征在于 相对于被供给到上述MOS电路的上述MOS的上述源极的上述第一工作电压，被供给到上述衬底的上述MOS衬底偏压被设定为正向 偏置，被设定为电平比上述第一工作电压高的上述MOS衬底偏压被供 给到上述衬底，由此，具有形成在上述衬底上的上述MOS被控制成 低阈值电压、高漏电流的状态。
18. 根据权利要求17所述的半导体集成电路，其特征在于包括用于保存控制信息的控制存储器，该控制信息用于确定是否 将被设定为电平比上述第 一工作电压高的上述MOS衬底偏压供给到
19. 根据权利要求11所述的半导体集成电路，其特征在于 上述MOS电路包括形成在上述衬底上的高杂质浓度区域，由上述高杂质浓度区域和上述衬底构成的二极管。
20. 根据权利要求11所述的半导体集成电路，其特征在于 上述MOS电路的上述多个MOS是SOI构造的PMOS,上述多个MOS的源极和漏极形成在上述SOI构造的绝缘膜上方的硅上，上述多个MOS的上述阱形成在上述SOI构造的上述绝缘膜下方 的石圭衬底中。
全文摘要
本发明提供一种半导体集成电路，采用可实现高制造成品率的有源模式下的偏压技术，并减少在有源模式下的信号处理的动作功耗和信号延迟量的变动。用与CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工艺制造附加电容电路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在电源布线(Vdd_M)与N阱(N_Well)之间连接附加PMOS(Qp4)的栅极电容，在接地布线(Vss_M)与P阱(P_Well)之间连接附加NMOS(Qn4)的栅极电容。电源布线(Vdd_M)的噪声通过栅极电容(Cqp04)而传递到N阱(N_Well)，接地布线(Vss_M)的噪声通过栅极电容(Cqn04)而传递到P阱(P_Well)。能够降低CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源极阱之间的衬底偏压的噪声变动。
文档编号H01L23/522GK101232020SQ20071018682
公开日2008年7月30日 申请日期2007年11月22日 优先权日2007年1月24日
发明者小松成亘, 山冈雅直, 长田健一 申请人:株式会社瑞萨科技