具有由重分布层电连接至接合焊垫的焊垫部的半导体封装的制作方法

专利名称：具有由重分布层电连接至接合焊垫的焊垫部的半导体封装的制作方法
技术领域：
本发明涉及一种半导体封装。
背景技术：
由于近来技术的发展，开发了一种半导体封装，其包括存储大量数据并 且在短时间内处理存储的数据的半导体器制造件。
通常，半导体封装可经由半导体芯片制造工艺和封装工艺来制造，半导 体芯片制造工艺通过在晶片上集成各种器件(例如晶体管、电阻器、电容器 等)而形成半导体芯片，封装工艺通过将芯片与晶片分开而将半导体芯片电 连接至外部电路板，并且保护易碎的半导体芯片不受到外源的冲击和/或震 动。
近来，已开发出一种尺寸只有半导体芯片的尺寸的100%到105%的晶片
级封装。
虽然半导体封装的尺寸继续逐渐减小，但是半导体封装却要求能够存储 和处理更多数据的功能。
举例而言，半导体封装可能需要大量的输入/输出端以存储和/或处理更 多数据。该大量的输入/输出端在减小半导体封装的尺寸时成为问题，因为随 着半导体封装的尺寸减小，变得难于确保形成所需的输入/输出端的区域。
近来，开发了一种比由联合电子器件工程协会(Joint Electron Device Engineering Council JEDEC)定义的半导体封装标准更小的半导体芯片和半 导体封装。此尺寸的减小通过半导体芯片制造工艺的技术发展而成为可能。 然而，当半导体芯片和半导体封装的尺寸小于JEDEC定义的标准时，难于

发明内容
根据本发明的一种半导体封装可以包括半导体芯片模块，具有至少两 个集成形成的半导体芯片，各半导体芯片包括数个接合焊垫(bonding pad );
及重分布层，具有排列于半导体芯片模块上的焊垫部(pad part),和将各焊
垫部电连接至各接合焊塾的连接部。
该半导体封装的半导体芯片以mxn的矩阵形式排列，其中m等于或大 于l， n等于或大于2， n和m为自然数。
该半导体封装的连接部将半导体芯片的接合焊垫电连接至不同半导体 芯片上的相对应的各接合焊垫。
该半导体封装可进一步包括第一绝缘层图案，覆盖半导体芯片模块的 上表面，并且具有暴露各接合焊垫的开口；及第二绝缘层图案，在第一绝缘 层上形成以覆盖各连接部，并且具有暴露各焊垫部的开口 。
在另一实施例中，该半导体封装的半导体芯片模块具有数个由半导体芯 片模块的上表面延伸至半导体芯片模块的下表面并且穿透各接合焊垫的通 过电极。该重分布层形成于该半导体芯片模块的下表面上，并且使用通过电 极而连接至各接合焊垫。
该半导体封装进一步包括第一绝缘层图案，形成于下表面上且具有暴 露通过电极的开口；及第二绝缘层图案，形成于第一绝缘层上方以覆盖该重 分布层，并且具有暴露数个焊垫部的开口。
在另一实施例，根据本发明的一种半导体封装可包括半导体芯片模块， 具有彼此相邻排列的第一半导体芯片和第二半导体芯片；第一接合焊垫组， 具有多个形成于第一半导体芯片中的接合焊垫，和第二接合焊垫组，具有多 个形成于第二半导体芯片中的接合焊垫；及连接构件，将包括于第一接合焊 垫组中的各接合焊垫电连接至包括于第二接合焊垫组中的相对应的各接合 焊垫，并且将第 一和第二接合焊垫组的各接合焊垫连接至对应的焊垫部。
该半导体封装的第一半导体芯片和第二半导体芯片集成形成。
该半导体封装的第 一和第二接合焊垫组以相同的形状排列在第 一和第 二半导体芯片上。
该半导体封装的连接构件可包括数层第一重分布层，各连接到第一接 合焊垫组中包括的接合焊垫和第二接合焊垫组中包括的接合焊垫；第一绝缘 层，在半导体芯片模块上方形成以覆盖各第一重分布层，并且具有暴露部分 第一重分布层的开口；数层第二重分布层，排列于第一绝缘层上，并且电连 接至对应的第一重分布层；第二绝缘层，形成于第一绝缘层上方以覆盖各第
二重分布层；及数个焊垫部，通过在第二绝缘层中形成的孔而连接至各第二
重分布层。
该半导体封装的接合焊垫规则地排列于第二绝缘层上。 该半导体封装的第二重分布层可与第一重分布层交叉。 各焊料球系形成于焊垫部上方，并且电连接至各焊垫部。
在另一实施例，根据本发明的一种半导体封装可包括半导体芯片模块， 包括相邻排列的第一半导体芯片和第二半导体芯片、具有多个于第一半导体 芯片中形成的接合焊垫的第 一接合焊垫组及具有多个于第二半导体芯片中 形成的接合焊垫的第二接合焊垫组；重分布层结构，包括第一绝缘构件， 在半导体芯片模块上形成，并且具有暴露第一和第二接合焊垫组中的各接合
焊垫的开口；数层第一重分布层，排列于第一绝缘构件上，并且电连接在第 一和第二接合焊垫组中对应的各接合焊垫；第二绝缘构件，在第一绝缘层上
方形成以覆盖各第一重分布层，并且具有暴露部分第一重分布层的开口；数 层第二重分布层，排列于第二绝缘构件上，并且通过孔而电连接至各第一重 分布层；第三绝缘构件，在第二绝缘层上方形成以覆盖各第二重分布层和数 个连接至各第二重分布层的焊垫部；及将该重分布层结构附着于半导体芯片 模块上的附着构件。
该半导体封装的第一半导体芯片和第二半导体芯片可以集成形成。 或者，该半导体封装的第一半导体芯片和第二半导体芯片可以彼此分 开，隔开的第一和第二半导体芯片彼此相邻排列。
第一半导体芯片的接合焊垫排列于和第二半导体芯片的接合焊垫相同
的位置。
导电连接构件可夹置于第一重分布层和该重分布层结构对应的第一和 第二接合焊垫之间。
该半导体封装的导电连接构件可为包括导电球和树脂的各向异性导电膜。
或者，该半导体封装的导电连接构可包括焊料。 焊料球形成于焊垫部上方，并且电连接至各焊垫部。 半导体封装的第 一至第三绝缘构件包括合成树脂，并且具有片状。


图1为显示根据本发明的第一实施例的半导体封装的平面图。 图2为显示沿着图1的I-I'线所取的剖面图。
图3和图4为根据本发明的另一实施例的半导体封装的平面图。 图5为显示根据本发明的第二实施例的半导体封装的剖面图。 图6为显示根据本发明的第三实施例的半导体封装的剖面图。
图7为显示沿着图6的n-ir线所取的剖面图。
图8为显示根据本发明的第四实施例的半导体封装的剖面图。 图9为显示图8的半导体芯片模块的平面图。 图IO为显示图8的重分布层结构的平面图。
具体实施例方式
图1为显示根据本发明的第一实施例的半导体封装的的平面图。图2为
沿着图i的i-r线所取的剖面图。
参照第1和图2,半导体封装100包括半导体芯片模块15和重分布层 30。另外，半导体封装100包括第一绝缘层20和第二绝缘层40。
半导体芯片模块15包括至少两个半导体芯片。在本实施例中，该半导 体芯片排列为mxn矩阵，其中m等于或大于2， n等于或大于l， m和n为
自然数。
在如图1和图2所示的本实施例，第一半导体芯片1和第二半导体芯片 2排列为2xl的矩阵形式。该半导体芯片l和2可集成形成。
第一半导体芯片1包括第一接合焊垫组3和第二接合焊垫组4，第一接 合焊垫组3包括接合焊垫3a、 3b、 3c、 3d，第二接合焊垫组4包括接合焊垫 4a、 4b、 4c、 4d。该接合焊垫组3、 4形成为沿图1中所示的Y轴方向的二 列。另外，如图2所示，第一半导体芯片1可以包括用以存储数据的数据存 储(图中未显示)、用以处理数据的数据处理器(图中未显示)、及熔断器盒7。
第一接合焊垫组3和第二接合焊垫组4的各接合焊垫电连接至第二半导 体芯片的数据存储和/或数据处理器。
熔断器盒7包括多个用以修复第一半导体芯片1的数据存储器的熔断器 (图中未显示)。
第二半导体芯片2包括第三接合焊垫组5和第四接合焊垫组6，第三接 合焊垫组5包括接合焊垫5a、 5b、 5c、 5d，第四接合焊垫组6包括接合焊垫
6a、 6b、 6c、 6d。这些接合焊垫形成为沿图1中所示的Y轴方向的二列。另 外，该第二半导体芯片2可包括用以存储数据的数据存储(图中未显示)、用 以处理数据的数据处理器(图中未显示)、及熔断器盒8。
第三接合焊垫组5和第四接合焊垫组6的各接合焊垫电连接至第二半导 体芯片2的数据存储和/或数据处理器。
在本实施例中，第二半导体芯片2的第三接合焊垫组5和第一半导体芯 片1的第二接合焊垫组4相邻排列。相同信号被施加于第二接合焊垫组4和 第三接合焊垫组5的相邻各接合焊垫，且该相同信号由第二接合焊垫组4和 第三接合焊垫组5的相邻各接合焊垫输出。
熔断器盒8包括多个用以修复第二半导体芯片2的数据存储器的熔断器 (图中未显示)。
第一绝缘层图案20形成于半导体芯片模块15的上表面，半导体芯片模 块15具有第一半导体芯片1和第二半导体芯片2。该第一绝缘层图案20可 以为包括有机物质的有机层。第一绝缘层图案20覆盖第一半导体芯片l和 第二半导体芯片2的熔断器盒7和8，并且具有暴露第一半导体芯片l和第 二半导体芯片2的第一接合焊垫组3、第二接合焊垫组4、第三接合焊垫组5、 及第四接合焊垫组6的各接合焊垫的开口 。
重分布层30形成于第一绝缘层图案20上。该重分布层30包括焊垫部 组31、 32、 33及连4妻部组34、 35、 36。
该焊垫部组31、 32、 33排列于第一绝缘层图案20上的符合由联合电子 器件工程协会(JEDEC)定义的标准的位置。例如，焊垫部31、 32、 33规 则地排列于第 一绝缘层图案20上。
其后，将排列于第一半导体芯片1的第一接合焊垫3的外部的焊垫部定 义为第一焊垫部31a、 31b、 31c、 31d。将排列于第二半导体芯片2的第四接 合焊垫6的外部的焊垫部定义为第二焊垫部32a、 32b、 32c、 32d。将排列于 第一半导体芯片l和第二半导体芯片2的边界部分的焊垫部定义为第三焊垫 部33a、 33b、 33c、 33d。
进一步阐明，第一焊垫部31a、 31b、 31c、 31d排列于第一接合焊垫3a、 3b、 3c、 3d的外部。第二焊垫部32a、 32b、 32c、 32d排列于第四接合焊垫 6a、 6b、 6c、 6d的外部。第三焊垫部33a、 33b、 33c、 33d夹置于第二接合 焊垫4a、 4b、 4c、 4d和第三接合焊垫5a、 5b、 5c、 5d之间。
连接部组34、 35、 36排列于第一绝缘层图案20上。
在本实施例中，电连接各第一焊垫部组31至第一半导体芯片1的各第 一接合焊垫组3的连接部被定义为第一连接部34a、 34b、 34c、 34d; 34。电 连接各第二焊垫部组32至第二半导体芯片2的各第一接合焊垫组6的连接 部被定义为第二连接部35a、 35b、 35c、 35d; 35。电连接第一半导体芯片1 的第二接合焊垫组4至第二半导体芯片2的第三接合焊垫组5的连接部被定 义为第三连接部36a、 36b、 36c、 36d; 36。
如上所提，第一半导体芯片1的各第二接合焊垫组4通过第三连接部36 而和第二半导体芯片2的第三接合焊垫组5电连接。此外，第一连接部34， 通过虚线所示的另一连接部组37而和第二连接部35电连接。当第一接合焊 垫组3和第四接合焊垫组6通过该另 一连接部组37而电连接，相同信号被 输入至相连的第一接合焊垫组3和第四接合焊垫组6，且相同信号由相连的 第一接合焊垫组3和第四接合焊垫组6输出。
第二绝缘层图案40形成于第一绝缘层图案30的上方以覆盖重分布层 30。该第二绝缘层图案40具有暴露重分布层30的焊垫部组31、 32、 33中 的各焊垫部的开口。第二绝缘层图案40可以包括有机物质。
导电球，例如焊料球，可形成于由第二绝缘层图案40的开口暴露的焊 垫部组31、 32、 33中的各焊垫部上方。
以上显示和描述的本实施例包括二片以2xl矩阵集成形成的半导体芯 片。图3显示半导体封装100的示例，该半导体封装100具有以3xl的矩阵 形式排列的三片半导体芯片110、 120、 130。图4显示半导体封装的示例， 其具有以2x2的矩阵形式排列的四片半导体芯片140、 150、 160、 170。
图5为显示根据本发明的第二实施例的半导体封装的剖面图。
参照图5,半导体封装100包括半导体芯片模块15;通过电极3a、 4a、 5a、 6a;及重分布层32。另外，半导体封装100包括第一绝缘层图案22和 第二绝缘层图案42。
该半导体芯片模块15包括至少两个半导体芯片。半导体芯片以mxn的 矩阵形式排列，其中m等于或大于2， n等于或大于l， m和n为自然数。 该半导体芯片模块15具有矩形形状，其上表面15a上形成数个接合焊垫， 其下表面15b面向上表面15a。
如图5所示的本实施例中，两个集成形成的半导体芯片1、 2以2xl的
矩阵形式排列。其后，将两个集成形成的半导体芯片定义为第一半导体芯片
1和第二半导体芯片2。在图5所示的实施例中，表面15a具有接合焊垫3、 4、 5、及6。
第一半导体芯片l包括第一接合焊垫3和与第一接合焊垫3相邻排列的 第二接合焊垫4。另外，该第一半导体芯片1可以包括用以存储数据的数据 存储(图中未显示)和用以处理数据的数据处理器(图中未显示)。第一半导体 芯片1的第一接合焊垫3和第二接合焊垫4电连接至该数据存储和/或数据处 理器。此外，该第一半导体芯片1可以包括多个用以修复该数据存储的熔断 器(图中未显示)。
第二半导体芯片2包括第三接合焊垫5和第四接合焊垫6。另外，该第 二半导体芯片2可以包括用以存储数据的数据存储(图中未显示)和用以处理 数据的数据处理器(图中未显示)。第二半导体芯片2的第三接合焊垫5和第 四接合焊垫6被电连接至该数据存储和/或数据处理器。
在本实施例中，第二半导体芯片2的第三接合焊垫5与第一半导体芯片 1的第二接合焊垫4相邻排列。相同信号被输入至第二接合焊垫4和第三接 合焊垫5，该相同信号由第二接合焊垫4和第三接合焊垫5输出。该第二半 导体芯片2可包括多个用以修复该数据存储的熔断器(图中未显示)。
通过电极3a、 4a、 5a、 6a穿透与第一至第四接合焊垫3、 4、 5、 6相对 应的半导体芯片模块15的上表面15a和下表面15b。此外，通过电极3a、 4a、 5a、 6a穿透对应的第一至第四接合焊垫3、 4、 5、 6。
其后，将穿透上表面15a、对应的第一接合焊垫3和第二接合焊垫4、 及下表面15b的通过电极定义为第一通过电极3a和第二通过电极4a。
此外，穿透上表面15a、对应的第三接合焊垫5和第四接合焊垫6、及 下表面15b的通过电极，被定义为第三通过电极5a和第四通过电极6a。
在本实施例中，相同信号可^皮输入至第二通过电极4a和第三通过电极 5a,该相同信号亦可由第二通过电极4a和第三通过电极5a输出。另外，相 同信号可被输入至第一通过电极3a和第四通过电极6a，该相同信号亦可由 第一通过电极3a和第四通过电极6a输出。
第一绝缘层图案22形成于半导体芯片模块15的上表面15a和下表面 15b。该第一绝缘层图案22可以为包括有机物质的有机层，并且具有暴露第 一、第二、第三、及第四通过电极3a、 4a、 5a、 6a的开口。
重分布层32形成在半导体芯片模块15的下表面15b形成的第一绝缘层 图案22上。该重分布层32包括第一重分布层34、第二重分布层35、及第 三重分布层36。
第一重分布层34排列于第一绝缘层图案22上，该第一重分布层34包 括第一焊垫部34a和第一连接部34b。该第一连接部34b电连接至第一通过 电极3a，该第一焊垫部34a和第一连接部34b集成形成。
第二重分布层35排列于第一绝缘层图案22上，该第二重分布层35包 括第二焊垫部35a和第二连接部35b。该第二连接部35b电连接至第四通过 电极6a，该第二焊垫部35a和第二连接部35b集成形成。
第三重分布层36排列于第一绝缘层图案22上，该第三重分布层36包 括第三焊垫部36a和第三连接部36b。该第三连接部36b电连接至第二通过 电极4a和第三通过电极5a，该第三焊垫部36a和第三连接部36b集成形成。
在本实施例中，第一、第二、及第三重分布层34、 35、 36的第一、第
所定义的标准的位置。该第一、第二、及第三焊垫部34a、 35a、 36a规则地 排列于第 一绝缘层图案22上。
第二绝缘层图案42形成于第一绝缘层图案22上以覆盖焊垫部和连接 部。该第二绝缘层图案42具有暴露一部分的第一、第二、及第三焊垫部34a、 35a、 36a的开口。
导电球，例如焊料球，可形成于暴露第一、第二、及第三焊垫部34a、 35a、 36a的开口形成。
如图5所示的本实施例包括两个集成形成的半导体芯片。其他示例包括 以3x 1的矩阵形式排列的三片半导体芯片和以2x2的矩阵形式排列的四片半 导体芯片。
如上所述，当半导体芯片的尺寸过小，使得根据JEDEC的标准，难以 形成焊垫部、焊料球等，符合JEDEC的精度的焊垫部可以形成于各集成形 成的半导体芯片的上表面。该焊垫部电连接至半导体芯片的各接合焊垫。因 此可以具有改善的数据存储和数据处理能力，同时又符合JEDEC的标准。
图6为显示根据本发明的第三实施例的半导体封装的剖面图。图7为沿 着图6的I-I，线所取的剖面图。
参照第6和图7，半导体封装200包括半导体芯片模块230和连接构件270。
半导体芯片模块230包括多个集成形成的半导体芯片。该半导体芯片模 块230的半导体芯片可以mxn的矩阵形式排列，其中m等于或大于l， n等 于或大于2， m和n皆为自然数。在图6所示的本实施例中，半导体芯片模 块230的两个半导体芯片集成形成。图6中的半导体芯片模块230的半导体 芯片以lx2的矩阵形式排列。
其后，将包括于半导体芯片模块230中的两个半导体芯片定义为第一半 导体芯片210和第二半导体芯片220。
第一半导体芯片210包括数据存储(图中未显示)、数据处理器(图中未显 示)、及第一接合焊垫组215。另外，该第一半导体芯片210可包括具有用以 修复该数据存储的熔断器(图中未显示)的熔断器盒216。
第一接合焊垫组215包括多个接合焊垫，其中各接合焊垫电连接至该数 据存储和数据处理器。包括于第一接合焊垫組215的各接合焊垫沿着图6所 示的Y轴方向排列。在图6中，这些接合焊垫形成为二列。
其后，将包括于第一接合焊垫组215中的所述多个接合焊垫定义为第一 接合焊垫211、第二接合焊垫212、第三接合焊垫214、及第四接合焊垫215。 在本实施例中，虽然第一接合焊垫组215包括仅四个接合焊垫，然而第一接 合焊垫组215亦可包括超过四个接合焊垫。
第二半导体芯片220包括数据存储(图中未显示)、数据处理器(图中未显 示)、及第二接合焊垫组225。另外，第一半导体芯片210可包括具有用以修 复该数据存储的熔断器(图中未显示)的熔断器盒216。
第二接合焊垫组225包括多个接合焊垫，其中各接合焊垫电连接至该数 据存储和数据处理器。包括的各接合焊垫沿着图6所示的Y轴方向排列。图 6的各接合焊垫形成为两列。
其后，将包括于第二接合焊垫组225中的各接合焊垫定义为第五接合焊 垫221、第六接合焊垫222、第七接合焊垫224、及第八接合焊垫225。在本 实施例中，虽然第二接合焊垫組225包括仅四个接合焊垫，但是第二接合焊 垫组225亦可包括多于四个的接合焊垫。
在本实施例中，包括于第一接合焊垫组215中的接合焊垫的数量与包括 于第二接合焊垫组225中的接合焊垫的数量相同。
相同信号被输入至包括于第一接合焊垫组215中的第一接合焊垫211和
包括于第二接合焊垫组225中的第五接合焊垫221，该相同信号又由包括于 第一接合焊垫组215中的第一接合焊垫211和包括于第二接合焊垫组225中 的第五接合焊垫221输出。
相同信号被输入至包括于第一接合焊垫组215中的第二接合焊垫212和 包括于第二接合焊垫组225中的第六接合焊垫222，该相同信号又由包括于 第一接合焊垫组215中的第二接合焊垫212和包括于第二接合焊垫组225中 的第六接合焊垫222输出。
相同信号被输入至包括于第 一接合焊垫组215中的第三接合焊垫213和 包括于第二接合焊垫组225中的第七接合焊垫223，该相同信号又由包括于 第一接合焊垫组215中的第三接合焊垫213和包括于第二接合焊垫组225中 的第七接合焊垫223输出。
相同信号被输入至包括于第一接合焊垫组215中的第四接合焊垫214和 包括于第二接合焊垫组225中的第八接合焊垫224，该相同信号又由包括于 第一接合焊垫组215中的第四接合焊垫214和包括于第二接合焊垫组225中 的第八接合焊垫224输出。
半导体芯片模块230覆盖在第一半导体芯片210和第二半导体芯片220 的上表面中形成的熔断器盒216、 226。该半导体芯片模块230可包括有机图 案217，有机图案217具有暴露在第一接合焊垫组215和第二接合焊垫组225 中的各接合焊垫的开口。
连接构件270电连接包括于第 一接合焊垫组215中的第 一接合焊垫211 至包括于第二接合焊垫组225中的第五接合焊垫221;包括于第一接合焊垫 组215中的第二接合焊垫212至包括于第二接合焊垫组225中的第六接合焊 垫222;包括于第一接合焊垫组215中的第三接合焊垫213至包括于第二接 合焊垫组225中的第七接合焊垫223;及包括于第一接合焊垫组215中的第 四接合焊垫214至包括于第二接合焊垫组225中的第八接合焊垫221。
为了实施上述电连接，该连接构件270包括多层第一重分布层272、第 一绝缘层274、多层第二重分布层276、第二绝缘层278、及多个接合焊垫 279。
多层第一重分布层272排列于有机层图案217上。第一重分布层272的 各边端分别连接至第一至第八接合焊垫211、 212、 213、 214、 221、 222、 223、 224。
第一绝缘层274形成于该有机层图案217上以覆盖各第 一重分布层272。 该第一绝缘层274具有多个暴露一部分的第一重分布层272的开口 。该第一 绝缘层274能防止在第一重分布层272和第二重分布层276之间的短路。
多层第二重分布层276排列于第一绝缘层274上。各第二重分布层276 电连接至经由在第一绝缘层274中的开口而暴露的各第一重分布层272。该 第二重分布层276可以形成从而它们与第一重分布层272交叉。
参照第6和图7，第一接合焊垫211和第五接合焊垫221经由第一重分 布层272和第二重分布层276而彼此电连接。第二接合焊垫212和第六接合 焊垫222经由第一重分布层272和第二重分布层276而彼此电连接。第三接 合焊垫213和第七接合焊垫223经由第一重分布层272和第二重分布层276 而彼此电连接。第四接合焊垫214和第八接合焊垫224经由第一重分布层272 和第二重分布层276而^皮此电连接。
第二绝缘层278排列于第一绝缘层274上以覆盖各第二重分布层，该第 二绝缘层278具有多个暴露部分第二重分布层276的开口 。
接合焊垫279以矩阵形式排列于第二绝缘层278上，并且于第二绝缘层 中的开口上方形成。该接合焊垫279依据联合电子器件工程协会(JEDEC) 的标准形成。 一部分的接合焊垫279通过于第二绝缘层278中形成的开口电 连接至各第二重分布层276。
焊料球280可以形成于各接合焊垫279上。
图8为显示根据本发明的第四实施例的半导体封装的剖面图。图9为显 示包括于图8的半导体封装的半导体芯片模块的平面图。图10为显示包括 于图8的半导体封装中的重分布层结构的平面图。
参照图8，半导体封装300包括半导体芯片模块330、重分布层结构370、 及附着构件380。
参照图9，半导体芯片模块330可包括多片半导体芯片。该半导体芯片 以mxn的矩阵形式排列，其中m等于或大于l, n等于或大于2， m和n皆 为自然H
在本实施例中，半导体芯片模块330的半导体芯片集成形成。图9显示 集成形成并且以lx2矩阵形式排列的第一半导体芯片310和第二半导体芯片 320。第一半导体芯片310和第二半导体芯片320可以为相同类型的半导体芯片。
在本实施例中，虽然图3所示的第一半导体芯片310和第二半导体芯片
320集成形成，该第一半导体芯片310和第二半导体芯片320亦可以彼此分 开的状态相邻排列。分开的第一半导体芯片310和第二半导体芯片320可以 为不同类型的半导体芯片。
第一半导体芯片310包括数据存储(图中未显示)、数据处理器(图中未显 示)、及第一接合焊垫组315。
第一接合焊垫组315包括多个接合焊垫。各接合焊垫系电连接该数据存 储和数据处理器。
包括于第一接合焊垫组315中的各接合焊垫沿着图9所示的Y轴方向排 列。图9的接合焊垫排列为二列。其后，将包括于第一接合焊垫组315中的 多个接合焊垫定义为第一接合焊垫311、第二接合焊垫312、第三接合焊垫 313、及第四接合焊垫314。虽然在图9的第一接合焊垫组315包括仅四个接 合焊垫，第一接合焊垫组315可包括大于四个的接合焊垫。
第二半导体芯片320包括数据存储(图中未显示)、数据处理器(图中未显 示)、及第二接合焊垫组325。
第二接合焊垫组325包括多个接合焊垫。各接合焊垫电连接该数据存储 和数据处理器。
多个接合焊垫沿着图9所示的Y轴方向排列。这些接合焊垫排列为二列。 其后，将包括于第二接合焊垫組325中的各接合焊垫定义为第五接合焊垫 321、第六接合焊垫322、第七接合焊垫323、及第八接合焊垫324。虽然图 9的第二接合焊垫组325包括仅四个接合焊垫，第二接合焊垫组325亦可包 括多于四个的接合焊垫。
相同信号被输入至包括于第一接合焊垫组315中的第一接合焊垫311和 包括于第二接合焊垫组325中的第五接合焊垫321，该相同信号又由包括于 第一接合焊垫组315中的第一接合焊垫311和包括于第二接合焊垫组325中 的第五接合焊垫321输出。
相同信号被输入至包括于第 一接合焊垫组315中的第二接合焊垫312和 包括于第二接合焊垫组325中的第六接合焊垫322,该相同信号又由包括于 第一接合焊垫组315中的第二接合焊垫312和包括于第二接合焊垫组325中 的第六接合焊垫322输出。
相同信号被输入至包括于第 一接合焊垫组315中的第三接合焊垫313和
包括于第二接合焊垫组325中的第七接合焊垫322，该相同信号又由包括于 第一接合焊垫组315中的第三接合焊垫313和包括于第二接合焊垫组325中 的第七接合焊垫323输出。
相同信号被输入至包括于第 一接合焊垫组315中的第四接合焊垫314和 包括于第二接合焊垫组325中的第八接合焊垫324，该相同信号又由包括于 第一接合焊垫组315中的第四接合焊垫314和包括于第二接合焊垫组325中 的第八接合焊垫324输出。
参照图8,第一半导体芯片310和第二半导体芯片320可各包括具有用 以修复该数据存储的熔断器(图中未显示)的熔断器盒316(在第一半导体芯片 中)和326(在第二半导体芯片中)。
重分布层结构370形成于包含第一半导体芯片310和第二半导体芯片 320的半导体芯片模块330的上方。该重分布层结构370使用附着构件380 而电连接至半导体芯片模块330。
重分布层结构370电连接包括于第一接合焊垫组315中的第一接合焊 垫311至包括于第二接合焊垫组325中的第五接合焊垫321;包括于第一接 合焊垫组315中的第二接合焊垫312至包括于第二接合焊垫组325中的第六 接合焊垫322;包括于第一接合焊垫组315中的第三接合焊垫313至包括于 第二接合焊垫组325中的第七接合焊垫323;及包括于第一接合焊垫组315 中的第四接合焊垫314至包括于第二接合焊垫组325中的第八接合焊垫324。
参照第8和图10，重分布层结构370包括第一绝缘构件371、多层第一 重分布层372、第二绝缘构件374、多层第二重分布层376、第三绝缘构件 378、及多个接合焊垫379。
第一绝缘构件371可具有片状并且具有薄的厚度。第一绝缘构件371可 以包括合成树脂。该第一绝缘构件371覆盖排列于第一半导体芯片310上的 熔断器盒316和排列于第二半导体芯片320上的熔断器盒326，并且具有多 个暴露第一接合焊垫组315和第二接合焊垫组325中的各接合焊垫的开口 。
第一重分布层372形成于第一绝缘构件371上和第一绝缘层的开口中。 暴露了在第一绝缘层的开口中形成的重分布层的部分。该第一重分布层372 电连接至第一接合焊垫组315和第二接合焊垫组325中的各接合焊垫，如随 后所述。
为了电连接第一重分布层372至第一接合焊垫组315和第二接合焊垫组
325，可于第一重分布层372与第一接合焊垫组315和第二接合焊垫组325 之间形成导电构件390。该导电构件390可为各向异性导电膜(ACF),包括 具有细小直径的导电球和树脂。该导电构件390亦可为包括铅的焊料。
第二绝缘构件374形成于第一绝缘构件371上以覆盖第一重分布层372。 在本实施例中，第二绝缘构件374可为具有薄厚度的片状，第二绝缘构件371 可包括合成树脂。该第二绝缘构件374具有多个暴露部分第一重分布层372 的开口 。该第二绝缘构件374防止在第一重分布层372和第二重分布层376 之间发生短路。
多层第二重分布层376排列于第二绝缘构件374上。该第二重分布层376 电连接至通过在第二绝缘构件374中形成的开口暴露的各第一重分布层 372。该第二重分布层376可以与第一重分布层372相交。
第三绝缘构件378排列于第二绝缘构件374上以覆盖各第二重分布层 376。该第三绝缘构件378具有多个暴露部分重分布层376的开口 。
接合焊垫379以矩阵的形式排列于第三绝缘构件378上。该接合焊垫379 排列以符合联合电子器件工程协会(JEDEC)标准。各接合焊垫379 —部分 经由于第三绝缘构件378中形成的开口而电连接至各第二重分布层376。可 将焊料球395排列于各接合焊垫379上。
在以上描述中，该半导体封装的接合焊垫形成以符合JEDEC标准。该 集成形成(或相邻排列)、具有比JEDEC标准的尺寸小的接合焊垫的半导体芯 片可使用该重分布层而连接至形成的接合焊垫，使得可以改善数据集成和数 据处理速度，同时符合JEDEC的标准规范。
虽然为了说明的目的已经描述了本发明的多个具体实施例，本领域的技 术人员将理解，在不偏离所附权利要求中披露的本发明的范围和精神的情况 下，可以进行各种》务改、添加和替换。
本申请要求于2007年8月20日提出的韩国专利申请第10-2007-83429 号的优先权，该申请的全部内容通过引用的方式结合于此。
权利要求
1.一种半导体封装，包括:半导体芯片模块，具有上表面和与上表面相对的下表面，该半导体模块形成有多个集成形成的半导体芯片，各半导体芯片在半导体芯片模块的上表面具有数个接合焊垫；及重分布层，形成于半导体芯片模块上方，该重分布层具有多个焊垫部和多个使各焊垫部电连接至各接合焊垫的连接部。
2. 如权利要求1所述的半导体封装，其中该半导体芯片排列为mxn的 矩阵形式，其中m等于或大于l, n等于或大于2， m和n为自然数。
3. 如权利要求1所述的半导体封装，其中该焊垫部规则地排列于半导体 芯片模块上。
4. 如权利要求1所述的半导体封装，其中该连接部将排列于第一半导体 芯片上的第 一接合焊垫电连接至排列于第二半导体芯片的第二接合焊垫。
5. 如权利要求1所述的半导体封装，还包括第一绝缘层图案，在重分布层下以覆盖半导体芯片模块的上表面，半导 体芯片模块具有数个半导体芯片，半导体芯片具有数个接合焊垫，该第一绝 缘层图案具有暴露各接合焊垫的开口；及第二绝缘层图案，在第一绝缘层上方形成以覆盖各连接部，该第二绝缘 层具有暴露各焊垫部的开口 。
6. 如权利要求1所述的半导体封装，其中该重分布层形成于该半导体芯 片模块的下表面上。
7. 如权利要求6所述的半导体封装，还包括多个通过电极，各通过电极由上表面延伸至下表面并且穿透该接合焊 垫，并且各通过电极电连接至该穿透的接合焊垫；第一绝缘层图案，在重分布层下形成，该第一绝缘层具有多个暴露通过 电才及的开口；及第二绝缘层图案，覆盖该重分布层，并且具有暴露各焊垫部的开口。
8. —种半导体封装，包括半导体芯片模块，具有第一半导体芯片和第二半导体芯片，该第一和第 二半导体芯片相邻排列；第一接合焊垫组，在第一半导体芯片的上表面中形成，该第一接合焊垫组具有多个接合焊垫；第二接合焊垫组，在第二半导体芯片的上表面中形成，该第二接合焊垫组具有多个接合焊垫；多个焊垫部，在该半导体芯片模块的上表面上方形成；及连接构件，将包括于第一接合悍垫组中的各接合焊垫电连接至包括于第 二接合焊垫组中的各个相对应的接合焊垫，并且将接合焊垫连接至相对应的焊垫部。
9. 如权利要求8所述的半导体封装，其中该第一半导体芯片和第二半导体芯片集成形成。
10. 如权利要求8所述的半导体封装，其中该第一和第二接合焊垫组以 相同形状排列于第 一和第二半导体芯片上。
11. 如权利要求8所述的半导体封装，其中该连接构件还包括 有机图案，在半导体模块的上表面形成，该有机图案具有多个暴露第一和第二接合焊垫组中的各接合焊垫的开口 ；多层共面的第一重分布层，在该有机图案上形成，各第一重分布层分别 连接至第 一和第二接合焊垫组中的各接合焊垫；第一绝缘层，在该有机图案上形成以覆盖各第一重分布层，该第一绝缘 层具有多个暴露一部分的第一重分布层的第一开口 ；多层共面的第二重分布层，排列于第一绝缘层上，并且通过第一开口而 电连接至各第一重分布层；第二绝缘层，在第一绝缘层上形成以覆盖第二重分布层，该第二绝缘层具有多个暴露第一重分布层的第二开口，其中一部分的焊垫部通过在第二绝缘层中形成的开口而电连接至各第二重分布层。
12. 如权利要求11所述的半导体封装，其中该半导体封装的接合焊垫规 则地排列于第二绝缘层上。
13. 如权利要求11所述的半导体封装，其中该第二重分布层在和第一重 分布层交叉的部分形成。
14. 如权利要求11所述的半导体封装，其中多个焊料球形成于焊垫部上 并且电连接至各焊垫部。
15. —种半导体封装，包括半导体芯片模块，包括第一半导体芯片和第二半导体芯片，该第一和第二半导体芯片相邻排列；第 一接合焊垫组，具有多个于第二半导体芯片的表面中形成的接合焊塾；第二接合焊垫组，具有多个于第二半导体芯片的表面中形成的接合焊塾；重分布层结构，包括第一绝缘构件，在半导体芯片模块上形成，并且具有暴露第一和第 二接合焊垫组中的各接合焊垫的开口 ；多层共面的第一重分布层，排列于第一绝缘构件上，并且使第一接 合焊垫组中的各接合焊垫电连接至第二接合焊垫组中对应的各接合焊垫；第二绝缘构件，在第一绝缘构件上形成以覆盖各第一重分布层，该 第二绝缘构件具有多个暴露一部分的第一重分布层的开口；第二重分布层，排列二绝缘构件上，各第二重分布层电连接至各对 应的第一重分布层；第三绝缘构件，在第二绝缘构件上方形成以覆盖各第二重分布层， 该第三绝缘构件具有多个暴露第二重分布层的第二开口；及多个焊垫部，各焊垫部连接至各对应的第二重分布层；及附着构件，将该重分布层结构附着于半导体芯片模块。
16. 如权利要求15所述的半导体封装，其中该第一半导体芯片和第二半 导体芯片集成形成。
17. 如权利要求15所述的半导体封装，其中该第一半导体芯片和第二半 导体芯片彼此分开，分开的第 一和第二半导体芯片彼此相邻排列。
18. 如权利要求15所述的半导体封装，其中第一接合焊垫组的各接合焊 垫以和第二接合焊垫组的接合焊垫相同的形式排列。
19. 如权利要求15所述的半导体封装，还包括导电连接构件，夹置于第 一重分布层和该半导体封装的重分布层结构的第一和第二接合焊垫之间。
20. 如权利要求19所述的半导体封装，其中该导电连接构件包括一种包 括导电球和树脂的各向异性导电膜。
21. 如权利要求19所述的半导体封装，其中该导电连接构件包括焊料。
22. 如权利要求15所述的半导体封装，其中各焊垫部电连接至焊料球。
23. 如权利要求15所述的半导体封装，其中该第一、第二及第三绝缘构件包括合成树脂，并且具有片状。
全文摘要
本发明所披露的半导体封装包括半导体芯片模块，具有多片相邻排列或集成形成的半导体芯片，各半导体芯片具有接合焊垫组；及连接构件，将包括于第一接合焊垫组中的各接合焊垫电连接至相对应的第二接合焊垫组中的接合焊垫。在本发明中，焊垫部可于半导体芯片模块的外部形成以符合JEDEC标准规范。这些焊垫部则通过各重分布层连接至半导体芯片的接合焊垫。尽管具有带小于标准的接合焊垫的半导体芯片，该半导体封装的焊垫部仍可符合JEDEC标准规范。
文档编号H01L23/485GK101373750SQ200710196278
公开日2009年2月25日 申请日期2007年12月7日 优先权日2007年8月20日
发明者朴信映, 梁胜宅 申请人:海力士半导体有限公司