填充高纵横比沟槽隔离区的方法和所得的结构的制作方法

专利名称：填充高纵横比沟槽隔离区的方法和所得的结构的制作方法
技术领域：
本发明涉及半导体装置的领域，且明确地说涉及一种填充半导体装置中的高纵横比 沟槽隔离区的方法和所得的结构。
背景技术：
通常在半导体装置应用中，将许多装置充填到半导体衬底的较小区域中以形成集成 电路。 一般来说，这些装置需要彼此电隔离以避免装置间的问题。因此，电隔离是半导 体装置设计的一个重要部分，以防止邻近的组件和装置之间的不需要的电耦合。对于高 密度存储器(包含但不限于快闪存储器)来说尤其如此。
浅沟槽隔离(STI)是一种常规的隔离方法。浅沟槽隔离提供非常好的装置间的隔 离。浅沟槽隔离工艺一般包含以下步骤。首先，使用湿式或干式蚀刻用掩模在半导体衬 底中形成沟槽。接着，在半导体衬底的整个表面上沉积绝缘层以填充所述沟槽。最后， 使用化学机械抛光(CMP)使绝缘层平坦化。保留在沟槽中的绝缘层充当用于提供衬底 中装置间的隔离的STI区。另外，可在沉积绝缘层之前，在沟槽的侧壁和底部上形成氮 化物或氧化层。
随着半导体装置变得更小并更复杂且充填密度增加，STI区的宽度也减小。另外， 对于某些类型的电子装置，需要较深的隔离沟槽。这导致沟槽隔离区具有较高纵横比； 纵横比是指沟槽的高度与其宽度之比(h:w)。大于或等于约3:1的纵横比将被认为是高 纵横比。当用具有良好填充能力的高密度等离子体氧化物填充高纵横比沟槽时，且即使 当填充小于高纵横比的沟槽时，隔离区中仍可能存在孔隙或接缝。这些缺陷导致装置之 间的电隔离减小。较差的隔离可导致短路，且可縮短形成在衬底上的一个或一个以上电 路的寿命。
图1A和图1B说明根据现有技术形成在半导体衬底IO中的高纵横比隔离沟槽11。 在形成隔离沟槽ll之前，可将其它层毯覆式沉积在半导体衬底10上，例如稍后用于形 成栅极结构的层，包含氧化物层12、多晶硅层14和氮化物层16。在沟槽11穿过层12、 14、 15并进入衬底10中而形成之后，在半导体衬底IO上沉积绝缘层20以填充沟槽11。 可使用高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition, HPDCVD)或任何其它高质量CVD氧化物来沉积绝缘层20。由于沟槽11的高纵横比
的缘故，HPDCVD工艺可能在绝缘层20中留下孔隙区22或接缝24，分别如图1A和 图1B所示。另外，填充高纵横比沟槽11需要增加HDP等离子体偏压。这可导致对衬 底IO或对氧化物层12或多晶硅层14的破坏。减小沟槽11的纵横比允许进行较低偏压 (较低功率)过程，从而引起较少破坏。
孔隙22的出现是因为，在沉积绝缘层20的过程中，沟槽11的顶部处的侧壁上的 绝缘层20比较接近沟槽11的底部的部分生长得更厚。因此，沟槽ll的顶部处的开口 在可填充沟槽U整个体积之前被封堵，从而导致孔隙区22，其使经填充的沟槽11的 隔离特性减小。
接缝24在沟槽U内向内生长的绝缘层20的相对面接合在一起的情况下出现。虽 然接缝24本身不会损害所述结构，但如果图1B的结构在后续处理期间暴露于蚀刻步 骤，那么绝缘层20的邻近于接缝24的部分可能比材料20的其余部分对蚀刻更敏感， 这将以类似于孔隙22的方式使经填充的沟槽11的隔离特性减小。
因此，需要且期望一种实现良好隔离而且还减少绝缘材料中的孔隙和接缝的填充高 纵横比沟槽隔离区的方法。

发明内容
本发明提供一种填充高纵横比沟槽隔离区的方法和所得的结构，其中所述方法实现
较好的间隙填充特性，同时减轻所述隔离区中的孔隙和接缝。所述方法包含以下步骤 形成沟槽；在所述沟槽的底部和侧壁上形成氧化物层；蚀刻所述氧化物层以使所述沟槽 的所述底部暴露；在所述沟槽的所述底部上提供外延硅层；以及在所述外延硅层上提供 高质量CVD氧化物层。
从结合附图和本发明的所说明的示范性实施例而提供的以下具体实施方式
中将更 加明白本发明的这些和其它特征。


从参看附图而提供的以下具体实施方式
中将更清楚地理解本发明的上述特征，附图
中
图1A描绘包含含有孔隙的高纵横比隔离沟槽的现有技术半导体衬底。 图1B描绘包含含有接缝的高纵横比隔离沟槽的现有技术半导体衬底。 图2是根据本发明的具有在第一处理阶段形成于半导体衬底中的高纵横比沟槽的 半导体装置的视图。
图3A是根据本发明第一示范性实施例在图2之后的处理阶段的图2半导体装置的
视图。
图3B是根据本发明第二示范性实施例在图2之后的处理阶段的图2半导体装置的 视图。
图4A是根据本发明第一示范性实施例在图3A之后的处理阶段的图3A半导体装 置的视图。
图4B是根据本发明第二示范性实施例在图3B之后的处理阶段的图3B半导体装置 的视图。
图5A是根据本发明第一示范性实施例在图4A之后的处理阶段的图4A半导体装 置的视图。
图5B是根据本发明第二示范性实施例在图4B之后的处理阶段的图4B半导体装置 的视图。
图6A是根据本发明第一示范性实施例在图5A之后的处理阶段的图5A半导体装 置的视图。
图6B是根据本发明第二示范性实施例在图5B之后的处理阶段的图5B半导体装置 的视图。
图7A是根据本发明第一示范性实施例在图6A之后的处理阶段的图6A半导体装 置的视图。
图7B是根据本发明第二示范性实施例在图6B之后的处理阶段的图6B半导体装置 的视图。
图8A是根据本发明另一示范性实施例的存储器单元装置的一部分的视图。
图8B是根据本发明又一示范性实施例的存储器单元装置的一部分的视图。
图9是常规"与非"型快闪存储器中的存储器'阵列的结构的视图。
图10是使用具有通过图2至图7B的方法形成的浅沟槽隔离区的存储器单元装置
的计算机系统的框图。
具体实施例方式
在以下具体实施方式
中，参看附图，附图形成本发明的一部分，并以说明的方式展 示可实践本发明的具体实施例。充分详细地描述这些实施例是为了使所属领域的技术人 员能够实践本发明，且应了解，可利用其它实施例，且可在不脱离本发明的精神和范围 的情况下作出改变。所描述的处理步骤的进行示范本发明的实施例；然而，歩骤的序列 不限于本文所陈述的序列且可改变(如此项技术中已知)，必须以特定次序发生的步骤
除外。
本发明涉及一种填充高纵横比沟槽隔离区的方法，其实现较好的间隙填充特性，同 时实质上减轻孔隙和接缝的存在。本发明可用于任何集成电路高充填密度环境中，包含 (但不限于)存储器，快闪存储器是且仅是一个实例。
图2描绘待用作半导体衬底100中的隔离区的未经填充的高纵横比沟槽108。在形 成沟槽108之前，可在半导体衬底IOO上毯覆式沉积多晶硅层104和氮化物层106，作 为稍后在衬底IOO中和衬底100上制造装置的一部分。通过此项技术中已知的适合形成 高纵横比沟槽108的任何方法来形成高纵横比隔离沟槽108。沟槽108具有终止于底部 114处的侧壁112。还展示沟槽108的高度h和宽度w。这些值用于界定沟槽108的纵 横比。
参看图3A，在隔离沟槽108的侧壁112和底部114上形成氧化物层110a。图3A 展示从沉积工艺得到的氧化物层110a。图3B展示使用热氧化工艺从沟槽侧壁112和底 部114生长氧化物层110b的替代实施例，如可看出，图3B氧化物层110b在氮化物层 106下方停止，而图3A氧化物层110a覆盖氮化物层106。或者，可使用沉积和氧化两 者来形成氧化物层110a、 110b。
接下来，在图3A或图3B结构的氧化物上使用选择性蚀刻工艺，以从隔离沟槽108 的底部114分别去除氧化物层UOa和UOb，如图4A和图4B所示。在图4A的实施例 中，蚀刻工艺还从氮化物层106上去除氧化物层110a。可使用此项技术中巳知的任何 蚀刻方法。或者，可使用其它处理技术，使得氧化物层110a或110b可只形成在隔离沟 槽108的侧壁112上，从而避免蚀刻需求。
在从隔离沟槽108的底部U4去除氧化物层110a或110b之后，使用氟化氢(HF) 清洁工艺来制备隔离沟槽108的底部114，以供外延硅生长。也可使用此项技术中已知 的任何其它清洁工艺。
一旦已清洁隔离沟槽108的底部114，如图5A和图5B所示，从隔离沟槽108的底
部114生长外延硅层116。外延硅层116生长到的高度小于隔离沟槽108的侧壁112的
高度。更明确地说，外延硅层116的高度h应不高于沟槽108的宽度w。这允许隔离沟
槽108中有空间用于沉积氧化物层118 (图6A和图6B)。在隔离沟槽108的底部114
处生长此外延硅层116具有为HDP沉积工艺而减小隔离沟槽108的纵横比的效果，同
时仍允许隔离沟槽108足够深，以防止横向电荷泄漏并维持适当的电隔离。适当电隔离
得以维持是因为电场在进一步从氧化物层102移动时减小。因此，在沟槽108中较深处
比在沟槽108的顶部附近需要更少的电隔离。外延硅层116是两个侧壁112上的氧化物
层110a、 110b之间的空间占有者。另外，外延硅层116是不会俘获电荷的高质量材料。
在生长外延硅层116之后，如图6A和图6B所示，在半导体衬底100上沉积氧化
物层U8，以填充隔离沟槽108。在优选实施例中，氧化物层U8是高密度等离子体氧
化物，但还可包括任何其它高质量CVD氧化物，例如高温氧化物(HTO)、臭氧-TEOS
或此项技术中已知的任何其它相当氧化物。在优选实施例中，通过化学气相沉积
(HDPCVD)工艺来沉积氧化物层118，但或者可通过此项技术中已知的任何其它方法
来进行所述沉积。氧化物层118不具有任何孔隙或间隙(例如现有技术氧化物层中存在
的孔隙或间隙)，因为沟槽的纵横比在沉积氧化物层118之前通过外延硅层116而减小。
如图7A和图7B所示，氧化物层118随后经平坦化以完成隔离沟槽108的填充。这可
通过化学机械抛光或通过此项技术中己知的任何方法来进行。
通过本发明的方法形成的沟槽隔离区可并入到集成电路的单独实际区，例如快闪存
储器结构200a和200b的邻近存储器单元区201和202，如图8A和图8B所示。由外延
硅层116和氧化物层118 (如上所述而形成)组成的沟槽隔离区203位于衬底IOO中的
分别与快闪存储器结构200a或200b的存储器单元相关联的第一有源区201与第二有源
区202之间。举例来说，图9描绘包括连接到一个"与非"串的四个存储器单元MT1、
MT2、 MT3和MT4的"与非"型快闪存储器，所述一个"与非"串连接到一个位线BL。
图8A和图8B的沟槽隔离区203可在位置II、 12和/或13处形成于存储器单元MT1 、
MT2、 MT3和MT4中的任何两者之间，以使所述存储器单元彼此电隔离。形成于区201
和202中的实际快闪存储器单元可具有任何常规构造，然而，本发明不限于快闪存储器，
且可用于需要隔离的任何集成电路装置中。
图10是利用根据本发明而构造的存储器装置416 (例如，快闪存储器装置)的处
理器系统400的框图。也就是说，存储器装置416具有通过根据本发明而构造的沟槽隔
离区分离的单元。处理器系统400可以是计算机系统、过程控制系统或使用处理器和相
关联的存储器的任何其它系统。系统400包含中央处理单元(CPU) 402，例如微处理
器，其在总线420上与快闪存储器416和I/O装置408通信。必须注意，总线420可以
是处理器系统中常用的一系列总线和桥接器，但仅出于便利的目的，已将总线420说明
为单个总线。说明第二I/0装置410，但其对于实践本发明来说不是必需的。处理器系
统400还包含随机存取存储器(RAM)装置412，且可包含只读存储器(ROM)装置
(未图示)，以及也在总线420上与CPU 402通信的外围装置(例如，软盘驱动器404
和紧致盘(CD) ROM驱动器406)，如此项技术中众所周知。
以上描述内容和图式仅被认为是说明实现本发明的特征和优点的示范性实施例。尽
管本文中已描述和说明了本发明的示范性实施例，但可在不脱离本发明的精神或范围的 情况下，对材料进行许多修改，甚至替代。因此，以上描述内容和附图仅说明可实现本 发明的特征和优点的示范性实施例。不希望本发明限于本文详细展示和描述的实施例。 本发明仅受所附权利要求书的范围限制。
权利要求
1.一种形成沟槽隔离区的方法，其包括在衬底中形成具有第一高度的沟槽；在所述沟槽的侧壁上形成第一氧化物层；在所述沟槽的底部上形成外延层，所述外延层具有小于所述第一高度的第二高度；以及在所述外延层上形成第二氧化物层。
2. 根据权利要求1所述的方法，其中所述形成所述第一氧化物层的动作包括在所述沟槽的所述底部和侧壁上形成氧化物层；以及 蚀刻所述氧化物层以暴露所述沟槽的所述底部。
3. 根据权利要求2所述的方法，其中通过沉积来形成所述沟槽的所述底部和侧壁上 的所述氧化物层。
4. 根据权利要求2所述的方法，其中通过氧化来形成所述沟槽层的所述底部和侧壁 上的所述氧化物层。
5. 根据权利要求1所述的方法，其中通过生长外延硅来形成所述外延层。
6. 根据权利要求1所述的方法，其中所述第二高度小于或等于所述沟槽的宽度。
7. 根据权利要求1所述的方法，其中所述第二氧化物层包括高密度等离子体氧化物、 高温氧化物和臭氧-TEOS中的一者。
8. 根据权利要求7所述的方法，其中通过化学气相沉积来形成所述第二氧化物层。
9. 根据权利要求1所述的方法，其进一步包括使用化学机械抛光来使所述第二氧化 物层平坦化。
10. 根据权利要求1所述的方法，其进一步包括在所述衬底上形成氧化物层； 在所述氧化物层上形成多晶硅层；以及在所述多晶硅层上形成氮化物层，其中在形成所述沟槽之前，形成所述氧化物 层、多晶硅层和氮化物层。
11. 一种沟槽隔离区，其包括提供于衬底中的沟槽的侧壁上的第一氧化物层； 所述沟槽的底部上的外延层；以及 所述外延层上的第二氧化物层。
12. 根据权利要求11所述的沟槽隔离区，其中所述外延层包括外延硅。
13. 根据权利要求ll所述的沟槽隔离区，其中所述外延层的高度小于或等于所述沟槽 的宽度。
14. 根据权利要求11所述的沟槽隔离区，其中所述第二氧化物层包括高密度等离子体 氧化物、高温氧化物和臭氧-TEOS中的一者。
15. 根据权利要求ll所述的沟槽隔离区，其中所述沟槽形成于所述衬底中，所述衬底 具有在所述衬底上的氧化物层、多晶硅层和氮化物层。
16. —种存储器装置，其包括位于衬底中的第一有源区域； 位于所述衬底中的第二有源区域；以及位于所述第一有源区域与所述第二有源区域之间的沟槽隔离区，所述沟槽隔离区包括提供于衬底中的沟槽的侧壁上的第一氧化物层； 所述沟槽的底部上的外延层；以及 所述外延层上的第二氧化物层。
17. 根据权利要求16所述的存储器装置，其中所述沟槽隔离区的所述外延层包括外延 硅。
18. 根据权利要求16所述的存储器装置，其中所述外延层的高度小于或等于所述沟槽 的宽度。
19. 根据权利要求16所述的存储器装置，其中所述沟槽隔离区的所述第二氧化物层包 括高密度等离子体氧化物、高温氧化物和臭氧-TEOS中的一者。
20. 根据权利要求16所述的存储器装置，其中所述存储器装置是快闪存储器。
21. —种系统，其包括处理器；存储器装置，其耦合到所述处理器且包括 位于衬底中的第一有源区域； 位于所述衬底中的第二有源区域；以及位于所述第一有源区域与所述第二有源区域之间的沟槽隔离区，所述沟槽隔 离区包括形成于衬底中的沟槽的侧壁上的第一氧化物层；所述沟槽的底部上的外延层；以及 所述外延层上的第二氧化物层。
22. 根据权利要求21所述的系统，其中所述沟槽隔离区的所述外延层包括外延硅。
23. 根据权利要求21所述的系统，其中所述外延层的高度小于或等于所述沟槽的宽度。
24. 根据权利要求21所述的系统，其中所述沟槽隔离区的所述第二氧化物层包括高密 度等离子体氧化物、高温氧化物和臭氧-TEOS中的一者。
25. 根据权利要求21所述的系统，其中所述存储器装置是快闪存储器。
全文摘要
一种填充高纵横比沟槽隔离区的方法，其实现较好的间隙填充特性，且避免所述隔离区中的孔隙和接缝。所述方法包含以下步骤形成沟槽；在所述沟槽的底部和侧壁上形成氧化物层；蚀刻所述氧化物层以使所述沟槽的所述底部暴露；在所述沟槽的所述底部上提供外延硅层；以及在所述外延硅层上提供高质量氧化物化学气相沉积层。
文档编号H01L21/763GK101375387SQ200780003650
公开日2009年2月25日 申请日期2007年1月3日 优先权日2006年1月26日
发明者加罗·J·戴德里安 申请人:美光科技公司