在垂直半导体结构上制造精密垂直和水平层的方法

专利名称：在垂直半导体结构上制造精密垂直和水平层的方法
技术领域：
体结构中的栅电极和精密层的形成。具体地本发明涉及以纳米线
(nanowire )或多个纳米线作为电流路径的基本部分的围栅(wrap gate)场效应晶体管。
背景技术：
直到最近，半导体器件已经基于平面工艺，其在小型化和适合材 料的选择方面强加了限制，其在下文中将进一步说明。纳米级技术的 发展以及特别地制造纳米线的能力打开了设计垂直半导体器件的可 能性。为了这个应用的目的，垂直半导体器件应该理解为由基体和至 少一个突出结构组成的器件，该突出结构例如从基体生长出。该突出 结构对于器件的功能性应该是必不可少的，例如形成电流传输沟道。 该突出结构的长度基本上比该结构的直径长并且该突出结构不与衬 底接触的部分大致上比与衬底接触的部分大。根据衬底表面、材料， 和生长方法，优选不同的生长方向，所有这样的方向认为包括在术语 垂直半导体器件内。以下举例说明具有纳米线的该突出结构。
具有窄带隙的半导体材料，在下文中指III/V半导体，例如InAs 和InSb，具有高迁移率、高饱和载流子速度和低接触电阻。这使得该 材料成为高速和低功率电子器件的合适的选择物，并且近些年在大量 各种半导体器件中使用这些材料的兴趣已经显示出显著的增长。然
而，用这些材料制成的晶体管经常遭受与窄带隙相关的差的电流控 制，小的电流开启/关闭比例，强的热效应，以及大的输出电导。另外，III/ V半导体的结构为了在商业上引起人的兴趣优选地应该与目前的 基于硅的工艺相容，例如在硅衬底上制造是可能的。由于硅和III/V半 导体材料之间巨大的晶格失配，这对于常规工艺是困难的。这些上文
和数字应用的性能。
具有宽带隙的半导体材料，在下文中指氮化物半导体材料，例如
GaN、 InGaN，和AlGaN等，非常适合高电压和高功率应用。然而， 由于在氮化物半导体材料和它们从其制造的衬底之间高材料失配，用 这些材料制成的晶体管遭受差的材料质量。而且，衬底的高成本，例 如蓝宝石和SiC限制了氮化物半导体器件的潜在应用领域。
在典型的平面场效应晶体管(FET)中源-漏电流限于半导体材料 的平面层。这意味着不可能在沟道中电流路径方向上使用异质结构来 改进性能，如在垂直的例如双极的晶体管中实现的。用窄带隙材料制 造异质结构也是困难的在111/ V半导体中由于缺少适合的晶格匹配材 料和Sb基化合物的问题，以及对于Ge，与Si和SiC的巨大的晶格失 配。
纳米线的生长在异质结构设计上提供新的可能性，因为径向应变 松弛允许制造大范围的新的成分。例如InP可以在InAs上生长而没有 缺陷，如由Samuelson等的美国专利申请US2004/0075464 Al说明的。 使用与线晶格不匹配的衬底也是可能的，其提供甚至更多的设计灵活
性并且打开在si上集成in-v半导体的途径。因而上文说明的问题可 以通过使用纳米级尺寸的器件减轻。因此，包括纳米线的结构具有特 别的兴趣并且在本申请自始至终用作非限制性例子。然而，如本领域 内技术人员理解的，根据本发明的方法和器件不限制于纳米级尺寸的 器件，也可以涉及更大的结构。
半导体纳米线在该上下文中确定为直径小于200nm和长度高达 几个pm的杆状结构。半导体纳米线的生长可以以不同方式实现，例 如通过使用金属微粒以帮助各向异性生长的金属有机气相外延(MOVPE)，通常指的是气液固体生长(VLS),如在上文提到的 Samuelson等的美国申请中。另一个生长外延纳米线结构的经过验证 的方法是通过选择区域外延(SAE)。
这样的如垂直器件的突出结构和纳米线在关联的工艺步骤上提 出新的要求并且新的工艺步骤必需为了实现精密的器件设计而设计 和创造。特别地，对于紧随器件的垂直部分制造之后的工艺步骤，在 纳米线器件概念中的后生长处理，这是真实的。这样的工艺是层的制 造，其中在垂直部分和该层之间精密的表面面积是重要的或者其中需
要靠近纳米线的该层的高度的平整度。纳米线将在任何薄膜、层、电 极，或隔离的后生长制造中起扰动的作用，其中纳米线会突出。这个 扰动可以以薄膜沉积的遮蔽或薄膜在纳米线侧壁上的粘附的形式。
纳米级围栅场效应晶体管包括作为电流传输沟道的纳米线。在纳 米线的一端提供源电极或源接点，并且在相对端提供漏电极/接点。在 源电极和漏电极之间是设置的栅电极/接点。栅接点包围或围绕纳米线 并且覆盖一部分，纳米线的栅部分。栅部分确定栅长度。栅长度对器 件的特性具有非常大的影响。在很多应用中期望具有短的典型地低于 100nm的栅长度。为了获得具有可预测特性的器件，栅长度应该也是 一致的和可复制的。先前的方法例如在IEEE 2005中Tomas Bryllert 等的"垂直高迁移率围栅InAs纳米线晶体管"中说明的给出覆盖纳米 线主要部分的围栅。
发明摘要
存在提供层的需要，例如形成具有精确确定(well-defmed)的厚 度和位置的接点的层。这对于纳米级垂直半导体器件特别重要，其中 例如栅接点的栅长度的精密度和可复制性对于器件的性能和可复制 性是非常重要的。
本发明的目的是提供在垂直半导体器件中的垂直和水平表面两 者上制造精确确定的层的方法。这通过如在权利要求1中定义的方法实现。
本发明涉及在具有突出结构的衬底上各向异性沉积材料的方法， 其中不同的表面方向导致较薄和/或较多孔的材料在该突出结构的侧 面上。在例如在湿法选择性蚀刻中去除该薄和/或多孔材料后，假定 用于蚀刻的时间足够短，横向的层残留在衬底上。
根据本发明的方法垂直半导体器件的垂直几何形状，提供垂直和 水平表面与提供各向异性的沉积和去除工艺结合使用，以制造具有不 同并且良好控制的厚度的垂直和水平表面的沉积层。
根据本发明提供包括衬底和从衬底突出的结构的垂直半导体器
件。突出结构被至少一层精密层(precision layer)包围在它的长度的 一部分中，并且突出结构的包围部分向突出结构提供接触长度或接触 面积。精密层放置于衬底上方并且接触长度由在突出结构附近的精密 层的厚度限定。
根据本发明的一个实施例，精密层是栅，并且突出结构是形成FET 的电流沟道的纳米线。FET的栅长度由纳米线附近的栅层的厚度限定。
根据本发明的方法，精密层在包括衬底和从衬底突出的结构的垂 直半导体器件中提供。在该方法中精密层垂直或以某一角度沉积到衬
底上并且精密层的厚度被控制以便精密层的厚度限定与突出结构的
接触长度。
精密层的沉积在一个实施例中是各向异性的并且优选地使用突 出结构和材料沉积方向之间的倾斜角以及通过在沉积过程中转动衬 底进行。
另外一个实施例利用一个或一个以上牺牲层并且包括步骤 -沉积牺牲层；
-在牺牲层上方沉积模子层； -选择性去除模子层中的至少一部分； -选择性去除牺牲层中的至少 一部分； 并且其中精密层的沉积是各向同性的。由于根据本发明的工艺，使得以精密的方式制造垂直结构成为可 能，人们可以开发器件几何图形的新概念，如这里通过栅结构举例说
明的其中关键尺寸未被光刻分辨度(definition)所限定而由沉积限定， 引入了精密性和器件小型化的潜力，其通过光刻方法是不可能的。层 可沉积两个不同厚度， 一个在纳米线侧壁上以及一个与纳米线成角 度。这样多步工艺最小化至一个单工艺步骤。精密性既指沉积层的厚 度，例如确定栅长度，也指层的定位。即使考虑根据本发明的方法制 造的精密层在靠近纳米线的位置显示出一些变薄的现象，以精密的方 式预测这些效应将是可能的，并且最重要地这些效应将是可复制的。 另外该方法有助于在垂直和水平表面上高质量层的沉积。
本发明的实施例在从属权利要求中定义。本发明的其他的目的、 优势和新颖的特征从本发明的下列详细说明当与附图和权利要求结 合考虑时将明显可见。


本发明的优选实施例现在将参考

，其中 图1示意性地示出根据本发明的方法的步骤； 图2示出根据本发明的制造栅层和包括栅层的器件的方法； 图3示出根据本发明的一个实施例的在第一角度实施的制造栅层 的方法；
图4示出根据本发明的一个实施例的在第二角度实施的制造栅层 的方法；
图5示出在根据本发明的器件中的纳米线、介电层和由栅层厚度 所确定的栅长度；
图6a和b示出根据本发明的 一个实施例的利用牺牲层制造栅层的 方法，第一步骤(a)和最终步骤(b),并且图6c示出在该工艺中中 间状态的纳米线组合；
图7示出根据本发明的一个实施例的利用升高层制造升高的栅层的方法；
图8a-c示出根据本发明的方法的一个实施例的步骤；
图9a-b示意性地示出根据本发明的方法的一个实施例的步骤，并
且9c举例说明根据本发明的制造的垂直半导体；
图10示出根据本发明的一个实施例的制造栅层的方法，其中器
件包括多个纳米线；
图ll是在金属化之后穿透栅金属层的纳米线的例子；
图12a-f示出根据本发明的方法的一个实施例的步骤；以及
图13示意性地示出根据本发明的方法的步骤制造的垂直半导体器件。
具体实施例方式
根据本发明的方法涉及的垂直半导体器件1的特征是如在图la 中示意性地示出的从衬底10竖起的突出结构5。衬底是指器件的底部 并且上表面，或覆盖纳米线的顶部的任何层的上表面是指器件的顶 部。突出结构5具有至少一个与衬底表面20，或与衬底表面平行的表 面，形成25-90。范围内的角的表面15。在下文中，术语水平表面20 将用于指衬底表面20或与衬底表面平行的表面。相应地，术语垂直 表面用于指突出结构5的表面15或包围突出结构5的层的表面。突 出结构5的表面15典型地是纳米线的包络表面(envelope surface)。 在背景技术中说明了突出结构5如何可在一定的后生长处理步骤中起 扰动的作用，例如在衬底10上的层的沉积中。根据本发明的方法， 利用垂直半导体器件包括至少两个表面(衬底表面20和突出结构15 的表面，两者之间具有明显的角度)的特征提供选择性表面沉积。产 生的器件将具有与衬底表面20和突出结构15的表面中的仅一个基本 上平行的选择层。
根据本发明的在图lb中示意性地示出的方法包括主要步骤 -沉积步骤(105)，其中层材料在垂直表面15和水平表面20两者上沉积，形成垂直层17和水平层21。沉积可是各向同性的(如用相同 宽度的箭头标示的)或各向异性的(如用不同宽度的箭头标示的)， 以及
-去除步骤(115)，接着该沉积步骤(105),其中去除垂直层17或 水平层21。如果沉积是各向同性的，去除应该是各向异性的(如用不 同宽度的箭头标示的)。如果沉积是各向异性的，去除可以是各向同 性的(如用相同宽度的箭头标示的)，但也可以涉及各向异性去除， 在这种情况下各向异性应该是相同类型的。或者，在层中的任何层完 全去除之前结束该去除，而留下垂直或水平层中的比另一层薄的一 层。典型地并且优选地这些层中一层具有小于另一层一半厚度的厚 度。
主要步骤产生突出结构5的包络上的垂直层17 (图中"A")或 与衬底表面15平行的水平层21 ( "B")，如在图lc中所示。这些 步骤典型地仅是后生长工艺的 一部分，其中增加多个不同性质的层以 形成最终垂直半导体器件1。
本发明的方法可以用于形成垂直半导体的精确确定的部分，例如 接点、端子、栅、间隔层、升高层、绝缘层、可充电层，和介电层。
用于该层的材料可以从包括导电材料和绝缘体的宽范围中选择，如在 下文中将进一步论述。在下文说明的实施例中突出结构5是纳米线， 或是包括纳米线的结构，其从衬底10或在村底10上的基极层生长。 垂直表面15是纳米线的侧壁，或通过其他方法在纳米线上生长或施 加的层上的侧壁。水平表面20可是衬底10的表面，或施加在衬底上 的层的上表面。
可以使用宽范围的沉积技术，例如蒸发、溅射、化学气相沉积 (CVD)和原子层沉积(ALD)。沉积技术的选择将既取决于沉积材 料也取决于是否要求各向同性或各向异性沉积。蒸发是典型地高度各 向异性的，而基于CVD的技术典型地是各向同性的。取决于压力和 其他参数，可以使溅射成为各向异性或各向同性。适合的去除技术包括各向异性和各向同性蚀刻和烧蚀方法例如激光烧蚀。光影响蚀刻技 术适合于本发明，因为它们提供由光源的相对定位提供的设定的定向 的各向异性。沉积技术以及蚀刻和烧蚀方法在本领域和商用产品中众 所周知，并且考虑到本发明的方法的先决条件，技术人员将能够找到 沉积技术、去除技术，以及蚀刻物质的适合的组合。
垂直半导体器件的性能如在背景部分说明的，在很多情况下取决 于与突出结构的接触和/或相互作用的部分的准确性和可复制性。这些 部分指精密层。精密层可是任何与突出结构垂直方向成角的电极/接触 层和/或绝缘层，其中在与纳米线的接触面积上的高的精确度
(definition)或/和靠近纳米线的层的平整度是重要的。接触长度定义 为精密层面向突出结构的部分的长度。根据本发明的一个实施例，形 成精密层，提供基本上由在突出结构的附近的接触层的厚度限定的接 触长度。精密层的典型例子是包围在纳米级FET中的纳米线的一部分 的栅电极，并且在本实施例中，精密层将用栅电极/层、以及具有栅长 度的高精确度接触面积举例说明。优选地并且典型地栅层在纳米线的 方向上延伸不超过该层的厚度。
包括围栅的垂直半导体器件基于至少一个垂直结构，典型地纳米 线，在其周围，栅电极通过后生长处理形成。栅电极典型地用于引起 电场效应，与常规的场效应晶体管(FET)类似。典型地由栅层形成 的围栅电极在这里必须通过绝缘层与源极和漏极隔离。 一个或多个层 可以用根据本发明的方法形成，但是实施例主要用作为精密层的栅层 举例说明。绝缘层也可用作间隔层以提供栅层的相对纳米线的精确确 定的高度。多个独立的层可用于形成间隔层和绝缘层。为了通过增加 的迁移率和饱和电子速率提高器件性质，在纳米线中优选使用带隙比 Si窄的材料(如同InAs、 InSb，以及In、 As、 Ga、 Sb和P的合金)。
用微粒以辅助各向异性的生长。化学束外延或不同类型的气相外延方 法可用于生长。使用光刻方法或金属微粒沉积以确定出金属微粒并且金属微粒的尺寸决定线的直径。典型地，可以制造具有5%标准偏差
的低于200nm的直径。线仅在所确定的位置生长并且平面生长速率在 这个微粒辅助生长模式中是可忽略的。适合在半导体衬底上生长纳米 线的方法在US2003/010244中说明。提供具有异质结构的外延生长纳 米线的方法在US2004/0075464中。作为备选，选择区域外延(SAE) 可以用于生长纳米线或其他纳米结构。
根据本实施例的方法在图2中示出。本方法包括步骤 205:在衬底和纳米线上的例如用SiNx制成的介电和绝缘层25的 各向同性沉积。各向同性沉积将在垂直和水平表面15、 20上产生均 匀层17、 21。
210:栅层28的各向异性沉积。栅层28的沉积被精确控制以提 供预定厚度的层。在纳米线5的附近的层28的厚度将限定栅长度。 或者在后续步骤中处理栅层28以形成要求的厚度的层，例如使用精 密蚀刻。
215:主要在纳米线5的垂直部分上对不需要的栅层材料的可选 4奪的去除，例如通过蚀刻。
220:提供绝缘层27，例如BCB。 225:顶层30的沉积，例如形成金属的顶部4妄触。 如在图2中示出的，根据本实施例的垂直半导体器件1将具有栅 电极设置，其中栅长度由栅层28的厚度限定。栅层28优选地应该是 均匀的。然而，试验结果似乎表明靠近纳米线5可以观察到可能由于 遮蔽效应造成的轻微倾斜。这样的偏差已经显示不会妨碍性能并且不 会影响方法的可复制性。使栅层28的厚度来确定栅长度的先决条件 是垂直结构。应该注意到具有偏离衬底90。角的结构的器件也可用上 述方法得到精确确定的栅长度。本方法不限于栅电极层。本方法可以 有利地用于任何与纳米线垂直方向成角的电极/接触层和/或绝缘层的 设计，其中在与纳米线的接触面积上的高精确度或/和靠近纳米线的层 的平整度是重要的。本方法可以用于在纳米线上制造精确确定的欧姆接触。这些层的在层平面的方向上的范围可通过光刻方法确定或不确 定。特别地剥离技术与本发明相容。
根据本发明的方法，可以通过下文说明的实施例示出的方式变
化。根据在图3中示出的一个实施例，步骤310的各向异性沉积进行 通过
1. 使用入射角，即在衬底的法线和材料沉积方向之间的角，其不 同于零。可以使用>0°和<45°的角度。优选的使用低于20。的角度并且 更加优选地在10-15。区间的角度。
2. 在沉积过程中转动样品。样品围绕纳米线的方向或村底表面的 法线转动。
如果需要单个(垂直的)层，使用精密蚀刻步骤以带走在纳米线 /垂直结构上的沉积物(步骤315)。
这样可以制造精密层28,具有性质
1. 在高度上精密的精确度(因为高度是由沉积步骤确定的)。通 过沉积，厚度可以容易地控制到下至lA,与光刻步骤相比，光刻步 骤的最佳精确度是4氐于lnm。并且经常少于10nm。
2. 靠近纳米线5的高平整性和/或与纳米线/器件的垂直侧壁的精 密接触面积。
即使在零度入射角，蒸发材料将总是粘附到纳米线(NW)侧壁 表面。这个材料对于小入射角将是多孔的。小倾斜与转动的组合在 NW 5的侧壁上仅提供少量相当均匀分布的非晶材料。这个材料具有 比栅层平面上的材料相当更快的蚀刻速率。然后在NW侧壁上的材料 可以蚀刻去掉而留下完整的栅金属层。
图3示出使用材料沉积方向的小的入射的沉积。在图4中描绘使 用相当地更大的角的沉积工艺。图3和图4示出在本方法中结合的两 个机制。取决于期望的结果，两个机制的材料和沉积方法(材料粒度、 温度、各向异性的程度、压力、沉积速度，以及角度)的不同组合可 以通过改变关于样品的入射材料束角度来选择。通过倾斜角人们可以设计纳米线5上的垂直侧壁上的层17和平
面层20之间的厚度比例。什么时候这是有用的一个例子是当结合将 栅与表面分隔的介电层25的沉积和在纳米线侧壁15上的栅阻挡层的 沉积时在FET制造中。如果在栅电极28和衬底10之间的电容对于器 件性能是重要的，在衬底上具有比在垂直侧壁上更厚的介电层的结构 是有利的。介电层的材料应该是高k值材料，其可以在薄层中沉积， 优选地小于10nm且具有高均匀度。
在更大的入射角度，蒸发的材料在NW的侧壁上以及在栅层平面 上都将具有良好的质量。即使在45。的入射，在NW的侧壁上的蒸发 的材料的厚度将比在栅层平面上的厚度更小。这是由于NW侧壁的特 定部分由于转动和非零入射角而仅面对蒸发源一部分(总是小于一 半)时间。在另一方面，栅层平面除了当它被NW遮蔽时一直面对蒸 发源。改变入射角可以设计厚度比例，通过进一步减小入射角增加该 比例。层的精密的(垂直层的厚度)均匀蚀刻将提供栅层平面，精确 度由层厚度=初始厚度-垂直层厚度给出。
本方法的重复使能够通过这个方法设计，间隔层厚度、栅阻挡层 厚度，和栅长度。
纳米线FET用作例子。本方法可以用于任何垂直器件或垂直纳米 线器件以及基于从衬底突出的特征的器件。 一个例子是器件基于在 (100)衬底上的(111 )纳米线。
垂直器件可以基于纳米线5，其中横向延伸(expansion)通过生 长或其^也处理加入。
为了不引起在沉积条件中大的变化，理想地转动速度应该高得比 得上沉积速度。
如果在工艺中存在空间(在垂直和水平层之间足够高的比例)， 人们可以为了增加层的均匀性而减小各向异性。
根据发明的方法制造的产品的例子是在图5中描绘的栅结构。在 这个结构中栅阻挡层材料沉积到纳米线5上(可能通过如同各向同性溅射或ALD的各向同性沉积)。栅层28通过根据本发明的方法制造。 这样栅结构中的两个关键参数，a栅阻挡层厚度和b栅长度，通过沉 积步骤来确定。这使得以一定方式收缩栅特征尺寸是可能的，而该一
根据本发明的另 一个实施例，牺牲层(或多个牺牲层)在栅层28 的形成中使用。同样在这个情况下，栅层28应该视为精密层的非限 制性例子。然而，可以制造其他精确确定的精密层，例如牺牲层或间 隔层。本实施例在图6a-b中示出，并且包括步骤
505:牺牲栅层(SGL) 30的沉积例如SiOx的层30通过蒸发沉 积。它在后面的阶段去除并且应该用于形成用于实际的栅层28的模 子。于是使用与除实际的栅层材料之外的其他材料和蒸发技术关联的 性质是可能的。
510:在SGL30的上面沉积模子层31。例如，SiNx可以用于这个目的。
515:在SGL 30的上面的模子层31用定向RIE蚀刻。于是SGL 30 用例如在SiOx的情况下的緩冲氧化物蚀刻(BOE )选择性地蚀刻去除。
520:栅层28的沉积在SGL30去除后，实际栅层28将用例如 溅射或ALD等的高各向同性方法沉积。有效栅长度由SGL30的厚度 构成并且可以精确控制在十nm以下。同时它允许更厚的栅金属进一 步远离沟道，减小栅层电阻。
525:围绕纳米线5的多余金属将使用掩模35蚀刻去除。这个蚀 刻步骤不需要很高的精密度。
530:接着栅层28嵌入绝缘层并且沉积顶接触33。在嵌入之前， 为了减小栅层电阻，在离沟道足够距离处的栅层厚度可以用例如电镀 增力口。
在根据这个实施例的沉积中可使用根据之前实施例的倾斜/转动。 图6c用SEM照片示出牺牲栅层30的使用。这个照片对应于在 实际栅层28的沉积(步骤520)之前的部分嵌入的纳米线的外观。根据更另一个实施例，以升高层或间隔层的形式的精密层用于将 栅层定位于纳米线5上的预定高度。这是精密层的沉积的非限制性例 子。在根据本发明的器件中的任何层可是精密层。在图7中示出的方
法包括附加步骤，在沉积栅层610的步骤之前进行
608:沉积升高层28:例如SiOx在样品的旋转和倾斜过程中蒸发 沉积，产生在表面上的平面层并且在纳米线5的侧边上的非晶SiOx。
609:蚀刻升高层28。在纳米线侧边上的非晶SiOx蚀刻后，在表 面上留下完整的水平层28。为了获得纳米线良好的外形本工艺应该可 优化。
或者，升高层通过施加旋涂(spin-on)材料提供，其中旋涂材料 在栅层的沉积610之前蚀刻到需要的厚度。
仅因为清楚的原因，才艮据本发明的器件和方法被作为包括单个纳 米线5说明。该方法同样可很好地用于具有多个纳米线的器件。纳米 线5可是一致的或在形状或尺寸或成分/内部结构上不同。该方法也可 用于包括分支纳米线的器件。使用掩模技术，可以提供选择的成组的 纳米线第一类型的精密层并且提供其他选择的成组的纳米线第二类 型的精密层。纳米线可以是如衬底或在衬底上的任何基极层的相同的 或其他材料。
已经说明才艮据本发明的器件和方法，其中突出结构5作为有源部 分，纳米线形成例如电流沟道。有源结构的其他例子包括，但不限于 pn结、LED、电容器、电阻器和传感器。可以制作器件其中至少一些 纳米线或柱形物不是电有源部分，相反具有结构功能，例如支撑上层。
另外一个例子其中可使用根据本发明的方法和设置是形成发光 二极管(LED)的垂直半导体。在这个情况中突出结构5、纳米线或 纳米结构可以通过与FETs相同的工艺制造。纳米线LED结构的三个 例子在图10a-c中示意性地示出。所有三个例子基于n型，本征，p 型纳米线的基本结构。可设置标记的纳米线部分使得第一部分6是n型的，第二部分7是本征的，以及第三部分8是p型的，或使得第一 部分6是p型的，第二部分是本征的，以及第三部分是n型的。基极 层可与纳米线5的第一部分6相同。
在图8a的例子中使用三个水平层。两个金属层用于接触n和p 型部分6、 8,下部金属层28和上部金属层33。绝缘层27用于电隔 离金属层。为了在本征层中产生的光有效引出，在这个例子中绝缘和 上部金属层33都必须是透明的。
在图8b的例子中提供与纳米线保形的绝缘和上部金属层27、 33。
属层33都必须是透明的。
在图8c的例子中纳米线5的第一部分6通过基极层IO接触。因 此，对于LED的接触仅需要一层金属层，上部金属层33。
为了对纳米线部分提供精确确定的接触，金属层28、 33中之一 或两者，以及或者绝缘层27通过根据本发明的方法提供。另外，在 纳米线上而不是在衬底上具有更薄的金属和绝缘层可例如是有利的， 尽管这些层优选地是尽可能透明的。
上述实施例主要举例说明与村底平行的精密层的使用。如说明的 本发明也可用于在突出结构上制造精确确定的垂直层。在图9a-b中， 用于在纳米结构例如纳米线上制造垂直层的步骤示意性地示出。纳米 结构可以如与FETs结合i兌明的方式相同的方式生长。
在图9a的例子中提供具有直立的纳米线的衬底。在第一步骤中， 层或多个层各向同性地沉积。在第二步骤中进行各向异性蚀刻，主要 对与衬底平行的层的部分起作用，结果导致沉积材料在纳米线的包络 表面上形成条带。
在图9b的例子中提供具有直立的纳米线的衬底。在第一步骤中， 层25和牺牲层30各向同性地沉积。在第二步骤中进行牺牲层30的 各向异性蚀刻，主要对与衬底10平行的层的部分起作用，结果导致 层25在纳米线5的顶面和衬底10上暴露。在第三步骤中蚀刻层25的暴露部分，牺牲层30的剩余起掩^^的作用。在可选的最后步骤中
牺牲层30的剩余选择性的去除。图9c是纳米线的SEM照片，其中 沉积层留在垂直包络表面上而水平层被去除。 这样的技术的几个有用的特征包括下列
-工艺是固有地自对准的。纳米线的垂直侧壁有效地产生关于各向 异性蚀刻的厚度变化。
-该技术可用于围绕纳米线形成金属和介电层两者。
-沉积材料的剩余条带(或多个条带)仅在纳米线周围发现。蚀刻 去除在纳米线之间表面上的材料。这对于仅在纳米线上的选择性的区 域中产生栅电介质是有用的，在该处薄膜的平面层是不需要的。
-可使用沉积材料的多层并且可与选^H生的蚀刻结合，如在图9b 中示出的。
在大多数情况下为了清楚的原因，突出结构5仅示例为在径向上 是均匀的。应该注意到突出结构5例如纳米线可包括径向异质结构， 例如调整了电流沟道中的掺杂浓度的同心层。同样在这些情况下由本 发明给予的提供形成例如栅接点的精密层的能力具有高度的价值。
通过根据本发明的方法形成的层可由但不限于适合接点的例如 Au、 Al、 Cr、 Cu、 Pd、 Mo、 Ti、 W、 WN、 TiN、 TaN、 HfN、 MoN, 以及Ni、 Al、 Ir、 Co、 Ta、 Pt、 Pd、 Ti、 W和Mo的硅化物的导电材 料和适合电介质或间隔应用的例如Ce02、 Y203、 A1203、 Si02、 SiNx、 Hf02、 HfLaO、 Zr02、 TaOx、多晶硅(PolySi)等的绝缘材料制成。
适合用于垂直半导体器件的衬底材料包括但不限于Si、 GaAs、 GaP 、 GaP:Zn、 GaAs、 InAs、 InP、 GaN、 A1203、 SiC、 Ge、 GaSb、 ZnO、 InSb、 SOI (绝缘体上硅)、CdS、 ZnSe、 CdTe。适合用于突出
结构例如纳米线的材料包括但不限于w、 ni-v、 n-vi半导体例如
GaAs (p) 、 InAs、 Ge、 ZnO、固、GalnN、 GaNAlGalnN、 BN、 InP、 InAsP、 GalnP、 InGaP:Si、 InGaP:Zn、 GalnAs、 AlInP、 GaAlInP、 GaAlInAsP、 GaInSb、 InSb和Si。应该注意到才艮据本发明的方法和设置相当适合于基于特征在于高带隙的氮化物例如GaN、 InN和A1N的 器件的制造。氮化物有助于在通过常规工艺不容易获取的波长范围内 发光的LEDs，以及用于高电压和/或高功率应用的晶体管和二极管的 制造。具有特定的商业兴趣的其他组合包括但不限于GaAs、 GalnP、 GaAlInP、 GaP系统。
制造例子
在使用根据本发明的方法制造垂直半导体的一个例子中纳米线 的矩阵使用图案化的Au圓片作为催化剂通过化学束外延生长。在剥 离工艺中使用电子束光刻和金属蒸发将圆片置于高导电InAs (111)-衬底上。线具有ljum (格子(check))的间距并且矩阵由11 x ll的 线组成。在形成图案后，纳米线使用三曱基铟(TMIn)和预先裂开的 叔丁基胂(TBA)作为源材料在大约420。C的生长温度生长。典型的 生长速率是大约50nm/min并且线不是有意地掺杂的，而显示出具有 载流子浓度大约1-5 x 1017011_3的n型导电。线具有3pm的长度并且 使用分别具有55和70nm的直径的两个类型的设计的和测量的线。线 的直径是由Au圆片的直径设定的并且它们都在同一批中处理。
在生长之后，晶体管用在图10中示意性地示出的步骤处理。首 先，40nm厚的SiNx层25使用等离子体增强CVD、 PECVD来沉积。 该氮化物层25既起栅电介质的作用也起栅和衬底之间的绝缘层的作 用。80nm厚的Au层28接着热蒸发到样品上以形成栅。图11示出在 金属化之后穿透栅金属层28的纳米线5。从该图中我们得出结论栅金 属不会覆盖线的侧边，即栅长度不长于蒸发沉积的栅厚度。用这个方 法我们通过沉积层的厚度代替在平面技术中的光刻方法直接控制栅 长度。在仔细检查后它看起来在靠近纳米线处存在更少的金属，其表 明栅长度比金属厚度更短。这可能导致减少的栅耦合，但是因为晶体 管显示良好的特性，如接着显示出的，这不认为是严重的问题。在栅 金属化之后，栅通过与湿法蚀刻结合的光刻形成图案并且它在与100x 100|im2的外部焊盘连接的线矩阵区域覆盖20 x 20pm2的面积。样品 旋转涂敷1pm厚的BCB 27,其提供在栅和顶部漏极接点33之间的绝 缘。明显地，线比BCB层27的厚度相当大地更长并且因此线的顶部 从BCB层27突出来。接着SiNx层25在线的尖端处使用緩沖HF蚀 刻并且非合金的漏极欧姆接触通过Ti/Au的蒸发形成。这个层覆盖 BCB层27上方的线的全部顶部(如通过SEM4企查可见)并且因此线 5的接触面积增加，线物理穿透漏极接点以减小欧姆接触电阻。最终， 漏极接点的图案化通过在矩阵上湿法蚀刻Ti/Au接触层到20x20jim2 的尺寸完成，并且这个区域与100 x 100pm2的焊盘电连接用于探测。 明显地，除了第一预生长的图案化，并行并且精确建立的处理技术使 用的所有步骤适合用于批量制造。
根据本发明的方法进一步用多个FETs的制造举例说明，如在图 12a-f中示出的，并且产生的器件在图13的横截图中示意性地示出。 纳米线的矩阵通过化学束外延(CBE)使用图案化的Au圓片作为催 化剂生长。圆片在剥离工艺中使用电子束光刻和金属蒸发在高导电 InAs ( 111 )-衬底上形成。在这个例子中InAs衬底在晶体管中起一个 接点(源极)的作用。
在生长之后，5nm厚的H幻2层25a通过原子层沉积(ALD )在 250。C沉积。这之后跟着是100nmSiOx层26随着样品转动的倾斜(15 度)蒸发。图12a示出在Si02沉积之后的样品。SiOx层26的目的是 从衬底10提升栅层28大约100nm。沉积在纳米线的侧边上的多余的 Si(X用HF去除。图12b示出在去除Si02之后的纳米线。这之后跟着 另一个5nmHf0225b的ALD,其将包覆相对多孔的SiOx用于进一步 的处理。这个第二 HfCb层25b也部分填充SiOx和纳米线底部之间的 小空洞。Hf02层25 (具有10nm的总厚度)起栅电介质的作用。
参考图12c, Cr栅层28通过倾斜(10度)蒸发50nmCr到转动 样品上而沉积。这在产生的栅长度中提供高精密度。参考图12d,在 纳米线5的侧边的多余材料通过短Cr蚀刻去除。图12e示出对于测试样品在侧边沉积物去除之后的栅极而没有SiOx源极-栅极层，图12f
具有SiOx。在图12e中的较亮的衬度对应于10nm厚HfO2。当样品裂 开时，Cr去除它与之接触的Hf02。这清楚地揭示有效的纳米线栅长 度，其对于图12e的情况是50nm。
基于交联聚合(cross-polymerized)光阻剂的有机绝缘层27用作 栅极-漏极分隔。光阻剂首先用UV光刻形成图案用于栅导孔。接着它 被硬化并使用氧等离子体干法蚀刻到期望的厚度。完全处理的层的厚 度由用于回蚀刻的时间设定，其根据纳米线的长度变化。典型地栅极 -漏极间距是100-200nm。
当去除在漏极侧的Hf02时，栅极-漏极绝缘层27也起蚀刻掩模的 作用，其用緩冲HF湿法蚀刻完成。在这之后，漏极暴露于稀释的 NH4SX，其进一步去除氧化物并且也使纳米线钝化直到漏极接点被加 工。再者，当蒸发Ti和Au层33以形成漏极接点时倾斜并且转动样
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权利要求
1.一种在垂直半导体器件(1)的垂直和水平表面(15，20)上提供不同厚度的层的方法，所述垂直半导体器件(1)包括衬底(10)和从所述衬底突出的结构(5)，所述衬底提供水平表面(20)并且所述突出结构提供垂直表面(15)，所述方法的特征在于步骤-在所述垂直表面和所述水平表面上都沉积层材料；以及-从所述垂直表面和/或所述水平表面去除层材料，其中层材料的所述沉积或所述去除是各向异性的，使得在所述垂直和水平表面(15，20)中之一上的沉积层比在另一个上的薄，通过提供垂直表面(15)和水平表面(20)的所述器件的垂直几何形状便于所述各向异性沉积或去除。
2. 如权利要求l所述的方法，其中所述突出结构(5)是在所述 衬底(10)上生长的纳米级结构。
3. 如权利要求1或2所述的方法，其中在所述垂直半导体器件 (1)中通过进行形成精密层(28)的材料的各向异性沉积来提供所述精密层(28),并且在所述沉积过程中使用材料沉积方向的不同于 零的入射角。
4. 如权利要求3所述的方法，其中所述入射角大于0并且小于 45° 。
5. 如权利要求1-4中任一项所述的方法，其中控制所述沉积步骤 以提供在与所述衬底(10)垂直的方向上的第一厚度和在与所述突出 结构(5)垂直的方向上的笫二厚度。
6. 如权利要求1-5中任一项所述的方法，其中所述方法包括另一 步骤蚀刻以从所述突出结构(5)去除沉积物。
7. 如权利要求6所述的方法，其中控制所述蚀刻以从所述突出结 构(5)去除全部沉积物。
8. 如权利要求6或7所述的方法，其中控制所述蚀刻以留下在与所述衬底(10)垂直的方向上的第一最终厚度的和在与所述突出结构(5)垂直的方向上的第二最终厚度的精密层(28)。
9. 如权利要求1-8中任一项所述的方法，还包括在沉积所述精密 层(28)的步骤之前采取的步骤-沉积牺牲层(30 );-在所述牺牲层(30)上面沉积模子层(31); -选择性地去除所述模子层(31)的至少一部分； -选择性地去除所述牺牲层(30)的至少一部分； 并且其中所述精密层(28)的沉积是各向同性的。
10. 如权利要求1-9中任一项所述的方法，其中所述垂直半导体 器件(1)是纳米级场效应晶体管并且所述精密层(28)是栅电极， 并且其中控制所述栅电极的沉积厚度使得控制所述栅长度。
11. 如权利要求3-10中任一项所述的方法，其中所述沉积包括各 向异性蒸发。
12. 如权利要求3-10中任一项所述的方法，其中所述沉积包括各 向异性賊射。
13. 垂直半导体器件(1 )，包括衬底(10 )和从所述衬底(10 ) 突出的结构(5)，所述突出结构(5)被至少一层精密层(28)包围 在其长度的一部分中，所述突出结构(5)的被包围部分提供接触长 度，其特征在于所述精密层(28)位于所述衬底(10)上方并且所述 接触长度由所述突出结构(5)附近的所述精密层(28)的厚度限定。
14. 如权利要求13所述的垂直半导体器件(1)，其中所述突出 结构(5 )是纳米线，所述纳米线(5 )形成所述垂直半导体器件(1 ) 的电有源部分。
15. 如权利要求14所述的垂直半导体器件(1),其中所述纳米 线(5)形成电流沟道。
16. 如权利要求14或15所述的垂直半导体器件(1),其中所 述器件(1 )是场效应晶体管。
17. 如权利要求15或16所述的垂直半导体器件(1 ),其中所 述精密层(28)是栅电极，并且所述接触长度对应于栅长度并且由所 述纳米线(5)附近的栅层的厚度限定。
18. 如权利要求14-17中任一项所述的垂直半导体器件(1)，其 中所述精密层(28)是位于所述衬底(10)和另一层之间的间隔层， 提供所述另 一层关于所述纳米线的准确定位。
19. 如权利要求14-16中任一项所述的垂直半导体器件(1),其 中所述精密层(28)已经通过使用牺牲层(30)形成。
全文摘要
本发明涉及在垂直半导体器件(1)的垂直和水平表面(15，20)上提供不同厚度的层。具体地本发明涉及在包括衬底(10)和基本上从衬底竖起的伸长的结构(5)的半导体结构中的栅电极和精密层(28)的形成。根据本发明的方法，器件(1)的垂直几何形状与沉积材料的各向异性沉积或各向异性去除结合使用以形成具有非常高精密度的垂直或水平层。
文档编号H01L33/24GK101595565SQ200780042242
公开日2009年12月2日 申请日期2007年9月18日 优先权日2006年9月18日
发明者E·林德, J·奥尔森, L·-E·沃纳森, L·萨缪尔森, T·洛格伦 申请人:昆南诺股份有限公司