专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及对内部电路提供适当电源电压的半导体集成电路。
背景技术：
一直以来，通过配置多个逻辑电路而构成半导体集成电路，这些逻
辑电路中的中央处理装置(Central Processing Unit: CPU)要求进行高速 处理并降低功耗。在这样的半导体集成电路中，在半导体制造工序、即 晶片工序中，有时在不同芯片间无法完全均匀地制造芯片中的晶体管元 件和布线等，即产生芯片间偏差。
在这样的工序偏差的影响下漏源电流值较小的情况下，中央处理装 置的处理速度变慢。为了防止处理速度变慢，提供高电压以增大漏源电 流值即可。另一方面，在漏源电流值较大的情况下，中央处理装置的功 耗变大。为了降低功耗，提供低电压即可。
例如，在非专利文献1中，通常的芯片即半导体集成电路搭载逻辑 电路组、工序监视电路(工序传感器)以及调整(trimming)逻辑生成电 路(制造偏差最佳电压转换电路等)，起动工序监视电路，根据工序偏差 对每个制造工序不同的芯片计算出最佳的电压，生成几比特的信号tmi， 以便可以由电源电位产生电路产生该电压，因此，电源电位产生电路能 够生成与该信号tem对应的内部产生电源电压而提供给逻辑电路组。
此外，在专利文献1所述的电源电压提供装置中，延迟时间测定部 对半导体装置具有的延迟电路发送预定脉冲，并接收该脉冲的响应信号，
根据该响应信号测定半导体装置的延迟时间，根据该测定结果控制电源 电压控制部，从而能够确定提供给半导体装置的电源电压。 [专利文献l]日本特开平8-136621号公报日経工k夕卜口二夕7 2006年7月17日号(no.930)(日経BP社)第59页
此外，在半导体集成电路的晶片工序中，不仅在不同芯片间，而且 在1个芯片内有时也会在工序偏差的影响下而无法均匀地制造晶体管元 件，即产生芯片内偏差。近年来，随着芯片逐步微细化，这种芯片内偏 差对电路的影响越来越大。
这些芯片间和芯片内偏差是由于例如光刻工序中的掩模错位、成膜 工序或平坦化工序中的膜厚控制的偏差等各种要素而产生的。
但是，在以往的半导体集成电路中，由于只能具有1个延迟测定位 置，因此，即使产生芯片内偏差导致应提供给该芯片内的各个电路的电 源电压产生差异的情况下，也无法校正该偏差。
此外，以往的工序监视电路具有监视数据检测、串行信号处理以及 调整逻辑生成等多种功能而成为比较大的电路，因此，当配置多个延迟 测定位置时，需要多个这种较大的工序监视电路，要传送的调整逻辑的 布线数增加，最终导致芯片面积增加。
并且，在电源电压产生电路中，在按照每个调整逻辑切换电压时， 需要有对每个产生电压进行校正的方法，因此，该校正用的端子等器件 增加，导致芯片面积增加。
发明内容
本发明的目的在于，消除这种现有技术的缺陷，提供一种即使产生 芯片内偏差也能够提供适当电源电压而不增大芯片面积的半导体集成电 路。
本发明为了解决上述问题，提供一种半导体集成电路，其包括对一 个以上的内部电路提供电源电压的电源电压提供单元，其特征在于，该 半导体集成电路具有多个工序监视单元，其被配置在该电路上的多个 位置处，根据该电源电压进行动作，检测与各个配置相关的监视数据， 该电源电压提供单元生成与多个该监视数据对应的该电源电压，提供给 该内部电路。
根据本发明的半导体集成电路，在本电路的芯片上配置多个工序监视电路，对各自的配置检测监视数据，电源电压提供电路生成与这些监 视数据对应的电源电压，将该电源电压提供给本电路的内部电路组，由 此，在芯片间因制造工序的好坏和芯片内温度不同而产生芯片间偏差的 情况下，针对每个芯片提供适当电源电压，并且，即使在产生芯片内偏 差的情况下，也能够对芯片内的各个位置提供适当电源电压而不增大芯 片面积。
此外，本发明的半导体集成电路对由多个工序监视电路检测到的监 视数据进行串行传输并进行串行信号处理，因此在测定位置较多的情况 下，可以减少用于监视数据发送的布线，而将内部电路组中的图案的增 加限制在最小限度。
此外，本发明的半导体集成电路直接将由多个工序监视电路检测到 的监视数据发送给调整逻辑生成电路，因此，在布线占有率小的情况下， 能够省略串行信号处理。
此外，在本发明的半导体集成电路中，多个工序监视电路分别具有 监视数据比较电路，通过与后方的监视电路产生的监视数据进行比较， 能够仅对与目的对应的监视数据进行串行传输，因此，能够在省略串行 信号处理的同时，减少用于监视数据发送的布线。
这样，本发明的半导体集成电路具有多个工序监视电路，由此能够
按照制造工序的状况确定电源电压，实现低功耗和高速动作。
图1是表示本发明的半导体集成电路的一个实施例的框图。 图2是表示图1所示的实施例的半导体集成电路中的工序监视电路 的框图。
图3是表示图2所示的工序监视电路中的计数器电路的框图。
图4是说明图2所示的工序监视电路中的动作顺序的时序图。 图5是说明图1所示的实施例的半导体集成电路中的动作顺序的流 程图。
图6是表示本发明的半导体集成电路的另一个实施例的框图。图7是表示本发明的半导体集成电路的另一个实施例中的工序监视 电路的一部分的框图。
图8是表示图7所示的工序监视电路中的监视数据比较电路的框图。 图9是表示使用图7所示的工序监视电路的半导体集成电路的框图。
具体实施例方式
接着，参照附图详细说明本发明的半导体集成电路的实施例。例如 在半导体集成电路10中，如图1所示，电源电压提供电路14对具有1 个以上的内部电路的内部电路组12提供电源电压，在本实施例中，特别 在内部电路组12中配置多个工序监视电路16 24，串行信号处理电路 26收集由这些监视电路得到的数据，调整逻辑生成电路28根据这些数据 确定应由提供电路14提供的电压。另外，对理解本发明没有直接关系的 部分省略图示，避免冗长的说明。
本电路10构成为在1个芯片上具有1个以上的逻辑电路等内部电 路，例如包括中央处理装置(Central Processing Unit: CPU)等内部电路。 在本实施例中，将这些内部电路的集合表示为内部电路组12。
电源电压提供电路14对内部电路组12中的各个电路输出电源电压 102，并能够根据来自调整逻辑生成电路28的调整逻辑信号104改变电 源电压102。该提供电路14例如从生成电路28输入3比特的调整逻辑 trim[2: O]作为逻辑信号104，对从未图示的外部电源输入的外部电源电 压进行降压，根据该逻辑信号104使其变化而产生本电路10的内部电源 电压102。
工序监视电路16 24被配置在本电路10上、即芯片上的各个位置， 检测因该配置而不同的数据、即各个配置的监视数据，例如，按照从电 源电压提供电路14提供的电源电压102进行动作，检测与该电压102对 应的监视数据。
在本电路10中，实际上能够配置很多的工序监视电路，但在图1中 为了避免复杂化，仅示出少数的监视电路16 24，在5个位置收集监视 数据。例如，工序监视电路16 24被配置成在内部电路组12中散布。在 1个芯片内有时芯片边缘部的内部电路不与其他电路邻接，但芯片中心部 的内部电路往往被其他电路包围，因此，在芯片上的中心部和边缘部有 时晶体管等内部电路的动作质量产生差异。通过在芯片上的中心部和边
缘部至少各配置1个监视电路16 24，从而能够根据在中心部和边缘部 内部电路的动作质量产生差异的情况来了解工序的动向。此外，在将由 内部电路组12构成的整个表面区域分成多个区域时，这些监视电路16 24可以对这些多个区域各配置1个。并且，监视电路16 24也可以配置 在内部电路组12的各个电路中的、处理特别集中的电路附近。
在本实施例中，工序监视电路16 24通过串行传输路径与串行信号 处理电路26连接，将观测到的监视结果传送给该处理电路26。
监视电路16、 18、 20、 22以及24在图1中依次在两个电路间通过 传输路径106、 108、 110以及112而连接，构成一连串的串行传输电路。
这样的串行传输电路一端的监视电路16通过传输路径114从处理电 路26接收串行数据，并且，监视电路18、 20、 22以及24分别通过传输 路径106、 108、 110以及112依次接收串行数据。
此外，监视电路16、 18、 20以及22分别通过传输路径106、 108、 110以及112依次发送检测到的监视数据作为串行数据，另一端的监视电 路24通过传输路径116将检测到的监视数据作为串行数据发送给处理电 路26。
例如如图2所示，工序监视电路16构成为包括触发(FF: Flip Fl叩) 电路32、额定延迟电路34、"非"(NOT)电路36、"与"(AND)电路 38、 40、计数器电路42以及数据锁存电路44、 46和48。工序监视电路 18 24也与该监视电路16同样地构成。
该工序监视电路16例如能够仅在预定的脉冲时间内输入表示High 的输入信号124而提供给FF电路32，并根据基于该输入信号124的延迟 电路34的延迟处理来检测监视数据106。输入信号124的预定的脉冲时 间可以预先设定，也可以根据监视数据106的容量进行确定。
FF电路32根据本电路10的内部时钟信号122进行动作，根据输入
8到D端子的输入信号124生成节点信号126，从Q端子输出而提供给额 定延迟电路34和AND电路38。
额定延迟电路34使节点信号126延迟所希望的延迟时间而作为节点 信号128进行输出，并且，通过NOT电路36作为节点信号130提供给 AND电路38。该额定延迟电路34例如可以通过模拟预先确定并设定所 希望的延迟时间。
在本实施例中，为了通过模拟由数据锁存电路44、 46以及48得到 所希望的调整逻辑136、 138以及140，可以假定由计数器电路42得到的 时钟计数个数应为多少，调整延迟电路34的延迟时间以得到作为其目标 的计数个数。此外，在本实施例中，还能够调整延迟电路34的延迟时间， 以使工序监视电路16以预定的目标速度动作。
例如如图4所示，在从由FF电路32得到的节点信号126上升的时 刻t202、到由额定延迟电路34得到的节点信号128上升的时刻t204为止 的期间，能够预先通过模拟检测时钟信号122上升的次数、即时钟计数 个数。因此，能够在设计时预测在得到所希望的时钟计数个数时的节点 信号128上升的时刻，可以预先调整延迟电路34的延迟时间以得到这样 的节点信号128。
在图4中，作为成为延迟电路34的基准的延迟时间，将节点信号 128上升的时间设定为时刻t204，此时时钟计数个数为6。此外，通过调 整延迟电路34的延迟时间，能够使节点信号128在时刻t206上升而使时 钟计数个数减小为4，并且，能够使节点信号128在时刻t208上升而使 时钟计数个数增加为7。
AND电路38计算来自NOT电路36的节点信号130和来自FF电路 32的节点信号126之间的逻辑积，S卩，计算相当于额定延迟电路34的延 迟时间的节点信号132并输出。
此外，AND电路40计算来自AND电路38的节点信号132和内部 时钟信号122之间的逻辑积，即，计算相当于额定延迟电路34的延迟时 间内的时钟信号的节点信号134并输出。
计数器电路42从AND电路40输入节点信号134并对其上升进行计数，即，对额定延迟电路34的延迟时间内的时钟信号进行计数，得到其
计数值。本实施例的计数器电路42将这样得到的计数值作为3比特的计 数器比特信号136、 138以及140进行输出，分别提供给数据锁存电路44、 46以及48。
例如如图3所示，计数器电路42构成为包括FF电路52、 54以及 56，按照FF电路52、 54、 56的顺序对所输入的节点信号134进行处理。 这些FF电路52、 54以及56可以根据复位信号150进行复位动作即可。
其中的第1级FF电路52包括D端子(D)、 Q端子(Q)、 Qn端子、 重置端子(R)和时钟端子(C)。该FF电路52从时钟端子(C)接收节 点信号134。然后，该FF电路52根据该节点信号134生成计数器比特信 号的第1比特(第1计数器比特信号136)。同时，该FF电路52从Qn 端子向第2级FF电路54输出该计数器比特信号的第1比特，并且，对 其进行反馈而输入到自身的D端子。
此外，第2级FF电路54包括D端子(D)、 Q端子(Q)、 Qn端子、 重置端子(R)和时钟端子(C)。该FF电路54从时钟端子(C)接收来 自FF电路52的第1计数器比特信号。然后，该FF电路54根据该第1 计数器比特信号生成计数器比特信号的第2比特(第2计数器比特信号 138)。同时，该FF电路54从Qn端子输出该计数器比特信号的第2比特 提供给第3级FF电路56，并且，对其进行反馈而输入到自身的D端子。 同时，FF电路56也同样地根据第2计数器比特信号生成计数器比特信号 的第3比特(第3个计数器比特信号140)。
数据锁存电路44、 46以及48依次连接，其一端的锁存电路44通过 传输路径114与处理电路26连接，另一端的锁存电路48通过传输路径 106与接下来的工序监视电路18连接。
此外，这些锁存电路44、 46以及48分别锁存来自计数器电路42的 计数器比特信号136、 138以及140并存储，按照从传输路径114到传输 路径106的串行传输，将这些比特信号136、 138以及140作为监视数据 进行传送。
串行信号处理电路26对由工序监视电路16 24构成的串行传输电路，从输出端子SOUt通过传输路径114传输串行数据，并且，在输入端
子sin接收从该传输电路通过传输路径116串行传输的监视数据。
本实施例的串行信号处理电路26通过与该串行传输电路之间的串 行数据传送，从监视电路16 24收集监视数据、特别是与动作时间相关 的数据，将表示这些数据的监视数据信号118提供给调整逻辑生成电路 28。
该处理电路26是执行以下功能的装置即可作为串行数据116而输 入例如与监视电路16 24相关的5个位置的3比特监视数据，分别存储 到监视数据信号partl[2: 0] part5[2: O]进行生成。
调整逻辑生成电路28根据从串行信号处理电路26提供的监视数据 信号118生成调整逻辑信号104，提供给电源电压提供电路14。生成电 路28例如根据从处理电路26作为监视数据信号118输入的5个位置的3 比特监视数据partl[2: 0] part5[2: 0]，生成3比特的调整逻辑trim[2: O]作为逻辑信号104。
本实施例的调整逻辑生成电路28根据当前的监视数据和作为基准 的数据之间的差分得到调整逻辑104，例如能够保持使该差分和调整逻辑 对应的表，根据所得到的差分参照该表而得到调整逻辑。
在本实施例中，该生成电路28从由处理电路26提供的5个位置的 监视数据partl part5中，选择提供电路14输出的电源电压最高的当前 的监视数据。此外，生成电路28可以预先将当前的监视数据作为下次生 成调整逻辑时使用的基准数据进行保持，例如存储到数据锁存电路等存 储电路中。
此外，生成电路28预先确定能够得到所希望的初始电源电压102的 调整逻辑初始值，在本电路10起动时将该逻辑初始值作为调整逻辑104 使用。生成电路28可以预先确定与该逻辑初始值对应的初始数据，在预 定的监视数据与初始数据同值时，作为调整逻辑104而得到逻辑初始值。 生成电路28例如在设计时预先对这些逻辑初始值和初始数据以及预定的 表进行模拟、确定并保持，例如存储到数据锁存电路等存储电路中。
接着，参照图4的时序图和图5的流程图说明在本实施例的半导体集成电路10中对各个内部电路提供电源电压的动作例。
首先，当本电路10起动时，在电源电压提供电路14中，根据调整
逻辑初始值生成电源电压102并提供给内部电路组12 (S222)。
此外，在该内部电路组12中具有的工序监视电路16 24中，将输 入信号124和内部时钟信号122输入到FF电路32而起动各个监视电路 (S224)。
例如如图4所示，在监视电路16中，从FF电路32和额定延迟电路 34得到节点信号126以及128，在从节点信号126上升的时刻t202到节 点信号128上升的时刻t204为止的期间，检测时钟信号122上升的次数。
此外，在监视电路16的计数器电路42中，将时刻t202 t204的时 钟信号122的个数转换成二进制数，生成3比特的计数器比特信号136、 138以及140。这些计数器比特信号136、 138以及140按照每个比特存 储在数据锁存电路44、 46以及48中。
另外，在幵始由本电路10的提供电路14提供电源电压102时，在 由监视电路16 24构成的串行传输电路和串行信号处理电路26中，开 始串行数据传输(S226)，串行数据从处理电路26发出，按照传输路径 114、 106、 108、 110、 112、 116的顺序传送，返回到处理电路26进行接 收。
因此，存储在监视电路16的数据锁存电路44、 46以及48中的计数 器比特信号136、 138以及140作为监视数据通过串行数据传输而送出到 传输路径106，同样地，存储在监视电路18 24中的计数器比特信号也 依次作为监视数据进行串行数据传输，最终由处理电路26接收。
在该串行信号处理电路26中，根据从各个监视电路16 24得到的 串行数据，得到各个监视电路的监视数据，在本实施例中，得到5个位 置的3比特监视数据partl[2: 0] part5[2: 0] (S228)，作为监视数据信 号118提供给调整逻辑生成电路28。
接着，在调整逻辑生成电路28中，从由处理电路26得到的监视数 据信号118、即5个位置的监视数据partl part5中，选择提供电路14 输出的电源电压102最高的监视数据(S230)。例如，在该生成电路28中，在监视数据为基于各个监视电路的动作 时间的数据时，为了对动作时间慢的监视电路提供高电源电压而加速其 处理，选择动作时间最慢的监视电路所涉及的监视数据，在电源电压提 供电路12中，生成对该监视电路的动作时间进行加速的电源电压。
在此，在本电路10中，判定工序监视电路16 24进行的数据检测 是否为第1次(S232)，在为第1次的情况下进入步骤S234，在除此以外 的情况下进入步骤S236。
在此，由于数据检测是第l次，因此，进入步骤S234，将由调整逻 辑生成电路28选择出的监视数据与初始数据进行比较而得到其差分，根 据该差分得到调整逻辑，作为下次的调整逻辑信号104生成3比特的调 整逻辑trim[2: 0]，提供给电源电压提供电路14。此外，此时选择出的监 视数据由生成电路28进行保持。
接着，在电源电压提供电路14中，根据由生成电路28生成的下次 的调整逻辑信号104生成新的电源电压102 (S238)，提供给内部电路组 12，进入步骤S224。
此外，与上述步骤S224 S230同样地动作，由串行信号处理电路 26接收从各个监视电路16 24得到的监视数据，作为该监视数据信号 118提供给调整逻辑生成电路28，从该监视数据信号118所示的5个位 置的监视数据partl part5中，选择电源电压102最髙的监视数据后，进 入步骤S232。
在步骤S232中，判定工序监视电路16 24进行的数据检测是否为 第1次，在此，由于是第2次，因此进入步骤S236。
在步骤S236中，将由调整逻辑生成电路28选择出的监视数据与前 次的监视数据进行比较而得到其差分，根据该差分得到新的调整逻辑， 生成3比特的调整逻辑trim[2: O]作为下次的调整逻辑信号104，提供给 电源电压提供电路14。在该提供电路14中，根据该下次的调整逻辑信号 104生成新的电源电压102 (S238)。
在本实施例的本电路10中，可以重复图5所示的动作，使得总是最 佳地生成对内部电路的电源电压102，但也可以在电源电压102稳定之前重复预定次数的本实施例的调整校正处理，例如进行动作使得校正2次 电源电压。
此外，在本电路10中，在重复生成电源电压102时，也可以根据调 整逻辑104或电源电压102的生成、或者根据本电路10的复位信号进行 控制，使得输入到工序监视电路16 24的脉冲信号124上升。
这样，能够根据电源电压102的生成次数控制调整校正处理和电源 电压生成处理，确定最终调整逻辑，并维持与该最终调整逻辑对应的电 源电压102。
此外，在本实施例的本电路10中，在将由内部电路组12构成的整 个区域分成多个分割区域时，工序监视电路16 24针对每个分割区域检 测监视数据，将各自的位置信息附加到监视数据中送出，调整逻辑生成 电路28按照多个区域对电源电压提供电路14设定调整逻辑，该提供电 路14能够针对每个该区域生成并提供电源电压。这样，通过针对每个区 域选择最高的逻辑，能够设定更加适当的电压，在该情况下，由于按照 多个区域设定电源电压，因此，需要有区域个数个的调整逻辑生成电路 和电源电压提供电路。
此外，在本电路10中，如图6所示，工序监视电路16 24分别与 调整逻辑生成电路28直接连接，还能够将检测到的监视数据302提供给 该生成电路28。在图6所示的本电路10中，对于与图l所示的结构相同 地构成并且相同地动作的结构，省略其说明。
例如在将3比特的计数器比特信号136、 138以及140存储到数据锁 存电路44、 46以及48中时，这些工序监视电路16 24将这些计数器比 特信号作为监视数据302进行输出。
在本实施例中，工序监视电路16 24对1个芯片上的5个位置检测 监视数据，因此，将5个位置的3比特监视数据partl[2: 0] part5[2: 0] 作为监视数据302提供给调整逻辑生成电路28。
这样，在本电路10中，通过将工序监视电路16 24直接与调整逻 辑生成电路28连接，能够不需要串行信号处理电路，能够容易地控制各 个电路，因此，即使在产生芯片内偏差的情况下，也能够自动地实施实现最佳电源电压提供的调整校正。这样，在不需要串行信号处理电路的 结构中，虽然有时布线增加，但特别有利于监视数据的测定位置较少的 情况。
并且，如图7所示，工序监视电路16 24可以构成为包括监视数据 比较电路312，在该情况下，如图9所示，监视电路16 24能够构成为 通过传输路径332、 334、 336、 338以及340连接的一连串的串行传输电 路。在图7和图9所示的监视电路18和本电路10中，对于与图2和图1 所示的结构相同地构成并且相同地动作的结构，省略其说明。
例如在工序监视电路18中，监视数据比较电路312从数据锁存电路 44、 46以及48输入3比特的计数器比特信号、即当前的监视数据314， 并且，从后方的监视电路16通过传输路径332输入后方的监视数据316。 该比较电路312对当前的监视数据314和后方的监视数据316进行比较， 选择任意一个电平较高的监视数据318并输出到传输路径334，向后方的 监视电路20进行串行传输。
例如如图8所示，监视数据比较电路312具有3比特逻辑生成电路 322以及324，可以分别根据当前的监视数据314和后方的监视数据316 生成3比特的逻辑数据328以及330，将它们输入到逻辑大小比较电路 326进行大小比较，将任意一个较大的逻辑数据作为监视数据318进行输 出。
工序监视电路16以及20 24也可以与该监视电路18同样地构成。
这样，监视数据比较电路312使用后方的监视数据316，因此，一 连串的串行传输电路一端的工序监视电路16不执行比较即可将检测到的 监视数据318输出到传输路径332，并传送给后方的监视电路18。
此外， 一连串的串行传输电路另一端的工序监视电路24将监视数据 比较电路312的比较结果、即串行传输电路的最终比较结果的监视数据 318输出到传输路径340，并传送给调整逻辑生成电路28。
这样，在本电路10中，工序监视电路16 24分别具有监视数据比 较电路312，由此，各个监视电路依次进行紧邻其之前的监视电路和调整 信号的大小比较，仅将较大的逻辑向下传输，因此，总是仅传输3比特的信号即可，不会增加监视电路的布线，并且可以不需要串行信号处理 电路，因此，即使在产生芯片内偏差的情况下，也能够自动地实施实现 最佳电源电压提供的调整校正。
此外，本发明的半导体集成电路在将1个芯片分成多个区域时，可 以分别对各个区域配置由本发明的工序监视电路、串行信号处理电路、 调整逻辑生成电路和/或电源电压提供电路构成的组合，即，可以在1个 芯片上配置多个这样的组合。在该情况下，不使用的组合能够通过停止 其动作来实现消耗电流的降低。
权利要求
1.一种半导体集成电路，包括对一个以上的内部电路提供电源电压的电源电压提供单元，其特征在于，该半导体集成电路具有多个工序监视单元，其被配置在该半导体集成电路上的多个位置处，根据上述电源电压进行动作，检测与各个配置相关的监视数据，上述电源电压提供单元生成与多个上述监视数据对应的上述电源电压，提供给上述内部电路。
2. 根据权利要求1所述的半导体集成电路，其特征在于， 上述多个工序监视单元分别在输出端保持检测到的上述监视数据，并且，依次连接而构成一连串的串行传输连接，通过该串行传输连接对 上述监视数据进行串行传输，提供给上述电源电压提供单元侧。
3. 根据权利要求1所述的半导体集成电路，其特征在于， 上述工序监视单元包括使输入信号延迟预定的延迟时间而输出的延迟电路，通过该延迟电路得到与上述工序监视单元的动作时间相关的数据， 作为上述监视数据。
4. 根据权利要求1所述的半导体集成电路，其特征在于， 该电路包括生成对上述电源电压进行控制的调整逻辑的调整逻辑生成单元，上述电源电压提供单元根据上述调整逻辑生成上述电源电压。
5. 根据权利要求4所述的半导体集成电路，其特征在于， 上述调整逻辑生成单元具有第1路径，其将预先设定的逻辑初始值用作上述调整逻辑；以及 第2路径，其根据上述多个监视数据校正前次使用的调整逻辑，而 重新确定上述调整逻辑。
6. 根据权利要求5所述的半导体集成电路，其特征在于， 上述调整逻辑生成单元从上述多个监视数据中选择使上述电源电压最高的当前的监视数据，上述半导体集成电路包括对上述当前的监视数据和基准数据进行比 较的比较电路，根据该比较电路的比较结果确定上述调整逻辑，预先将上述当前的监视数据作为下次生成调整逻辑时使用的上述基 准数据进行保持。
7. 根据权利要求4所述的半导体集成电路，其特征在于， 上述多个工序监视单元分别直接与上述调整逻辑生成单元连接，直接将检测到的上述监视数据提供给上述调整逻辑生成单元。
8. 根据权利要求l所述的半导体集成电路，其特征在于，上述工序监视单元包括比较单元，该比较单元对由该工序监视单元 检测到的当前的监视数据、和由上述串行传输连接中的后方的工序监视 单元检测到的后方的监视数据进行比较，将任意一个电平较高的监视数 据传输给前方的工序监视单元。
9. 根据权利要求l所述的半导体集成电路，其特征在于，上述工序监视单元在该电路上的边缘部和中心部至少各配置1个。
10. 根据权利要求1所述的半导体集成电路，其特征在于， 在该电路将由上述一个以上的内部电路构成的整个区域分成多个分割区域时，上述多个工序监视单元按照每个上述分割区域检测监视数据。
11. 根据权利要求10所述的半导体集成电路，其特征在于， 上述多个工序监视单元按照每个上述分割区域将该区域的位置信息附加到上述监视数据中送出，上述调整逻辑生成单元按照每个上述分割区域确定上述调整逻辑而 对上述电源电压提供单元进行设定，上述电源电压提供单元按照每个上述分割区域牛成上述电源电压， 提供给每个该区域。
全文摘要
本发明提供一种对内部电路提供适当电源电压的半导体集成电路。作为解决手段，半导体集成电路(10)在本电路(10)的芯片上的多个位置配置工序监视电路(16～24)，检测各配置处的监视数据，电源电压提供电路(14)生成与这些监视数据对应的电源电压(102)，将该电源电压(102)提供给本电路(10)的内部电路组(12)，由此，在芯片间因制造工序的好坏和芯片内温度不同而产生芯片间偏差的情况下，针对每个芯片提供适当电源电压，并且，即使在产生芯片内偏差的情况下，也能够对芯片内的各个位置提供适当电源电压而不增大芯片面积。
文档编号H01L27/02GK101315406SQ20081008662
公开日2008年12月3日 申请日期2008年3月21日 优先权日2007年5月30日
发明者德永安弘 申请人:冲电气工业株式会社